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电气·通信

线路间串扰 模拟器

用于计算印制电路板上并行走的两条配线之间串扰的工具。改变配线间距、耦合长度、信号上升时间，实时得到邻近配线上的近端串扰（NEXT）和远端串扰（FEXT），可设计出抗噪性强的高速配线。

参数设置
配线间距 s
mm
相邻配线的边缘之间的距离
配线宽度 w
mm
平行耦合长度
mm
两条配线平行走线的区间长度
信号上升时间
ps
加害信号的边沿从0→100%的转移时间
介质（PCB）厚度 h
mm
配线与接地面之间的绝缘层厚度
计算结果
—
近端串扰 NEXT (%)
—
远端串扰 FEXT (%)
—
NEXT 的电平 (dB)
—
饱和耦合长度 (mm)
—
容量耦合比 Cm/Ct
—
3W法则的判定
—
耦合线路的截面·串扰动画

上为加害（aggressor）配线，下为受害（victim）配线。加害脉冲传进时，通过耦合在受害配线的近端（左）和远端（右）产生串扰脉冲。

串扰 vs 配线间距
近端串扰 vs 耦合长度
理论·主要公式

$$k_b=\tfrac14\!\left(\frac{C_m}{C_t}+\frac{L_m}{L_t}\right),\qquad k_f=\tfrac12\!\left(\frac{C_m}{C_t}-\frac{L_m}{L_t}\right)$$

后向（近端）串扰系数 k_b 和前向（远端）串扰系数 k_f。C_m/C_t 是相互容量与自身容量之比，L_m/L_t 是相互电感与自身电感之比。微带线中感应耦合偏强，k_f 为负。

$$L_{sat}=\frac{t_r\,v}{2},\qquad v=\frac{c}{\sqrt{\varepsilon_{eff}}}$$

饱和耦合长度 L_sat 和PCB上的传播速度 v。t_r 是信号上升时间，c 是光速，ε_eff 是有效相对介电常数（约为3）。

$$\text{NEXT}=k_b\cdot\min\!\left(1,\frac{\ell}{L_{sat}}\right),\qquad \text{FEXT}=\frac{|k_f|\,\ell}{t_r\,v}$$

相对于耦合长度 ℓ 的近端与远端串扰。近端随耦合长度增加但在 L_sat 处饱和，远端不饱和，随耦合长度成正比增大。

线路间串扰简介

🙋
「串扰」就是信号从一条配线漏到隔壁的配线对吧？但配线没有直接连接，怎么会漏过去呢？
🎓
说得好！正是「没有直接连接却漏过去」这就是串扰。PCB上相邻的两条配线平行走时，其中一条（加害线）有快速变化的信号时，那条配线周围产生的电场和磁场会传到隔壁的配线（受害线）。电场产生容量耦合，磁场产生感应耦合，这两种耦合都会在受害线上加上小的噪声电压。配线距离越近，这种耦合就越强。
🙋
明白了。但我看计算结果上，有「近端」和「远端」两种串扰。既然都是串扰，为什么分两种呢？
🎓
很好的问题。耦合产生的噪声在受害线上向「前」和「后」两个方向传播。向后传播（指向加害线的信号源端）叫近端串扰（NEXT），向前传播（与信号同方向）抵达受害线远端的叫远端串扰（FEXT）。这两个方向的行为完全不同。NEXT 随着耦合长度增加而增大，但超过某个长度后会饱和，不再增加。FEXT 则不会饱和，只要耦合长度越长，FEXT 就越大。
🙋
等等，NEXT 会饱和？我改变左边的「平行耦合长度」，发现 NEXT 的数字确实在某个地方停止增长了。这是为什么？
🎓
这就是 NEXT 最有趣的地方。向后的噪声是在加害信号沿着耦合区间传进时，不断产生并向信号源方向堆积的。但当耦合长度超过「饱和耦合长度」后，新产生的噪声只是与旧噪声相替换，幅度就保持不变了。饱和耦合长度由信号的上升时间决定，上升越快，饱和长度越短。所以如果 NEXT 已经饱和了，要减小它就不能靠缩短耦合长度，只能增加配线间距。
🙋
那 FEXT 怎么减小呢？既然不饱和，长并行配线不就危险了吗？
🎓
说对了，FEXT 确实随着平行走线的长度增加而增大。所以第一个对策就是「缩短平行走线的长度」。另外，FEXT 随上升速度越快而越大，所以避免让信号上升太快也有帮助。微带线配线因为容量耦合和感应耦合不能完全相消，FEXT 永远不会为零。常见的解决办法是把高速重要信号走内层（stripline），这样两种耦合就能互相抵消，FEXT 就接近为零了。
🙋
配线间距看来很重要。我经常听到「3W法则」，这是什么？
🎓
3W法则就是「相邻配线的边缘间距要达到配线宽度的3倍以上」的经验法则。间距达到宽度的3倍时，相互耦合会大幅下降，可以抑制约70%以上的串扰。比如时钟、复位这样对噪声敏感的信号一定要用3W，数据线等不太敏感的信号在面积紧张时可以用2W妥协。用这个工具缩小配线间距，你会看到3W的判定变红，NEXT 突然大幅跳升，一下子就能看出3W法则的重要性。

常见问题

串扰是从加害配线（aggressor）流向受害配线（victim）的噪声，按传播方向分为两种。近端串扰 NEXT 是向后（朝向加害配线的信号源端）传播的成分，随着耦合长度增加而增大，但超过由信号上升时间决定的饱和耦合长度后，会在某一固定值处饱和。远端串扰 FEXT 是与信号同方向向受害配线远端传播的成分，不会饱和，随耦合长度成正比增大，上升速度越快危害越大。
3W法则是指相邻配线的边缘间距应该是配线宽度的3倍以上的经验法则。串扰随着配线间距减小而急剧增加，当间距达到宽度的3倍时，相互耦合会降低到可以忽略的水平，可以抑制约70%以上的串扰。对于时钟、复位等噪声敏感的信号，以及差分信号对的相邻位置，特别需要重视3W法则。当PCB面积紧张时，可以对敏感信号采用3W法则，其他信号采用2W以上。
对策取决于简单的几何因素。第一是增加配线间距（3W法则）；第二是缩短平行走线的区间（耦合长度）；第三是在敏感信号之间插入接地配线或接地面（保护迹线）；第四是将重要信号对路由到不同的层上。此外，避免让信号上升速度过快，以及进行适当的端接以抑制振铃也很有效。使用本工具改变间距和耦合长度，可以直观地看出 NEXT 和 FEXT 的变化。
近端串扰向后传播，在加害信号沿耦合区间传进时，产生的噪声不断向信号源端堆积，当耦合长度超过饱和长度后，新的噪声只是与旧噪声相替换，幅度保持不变。而远端串扰与信号以相同速度向同一方向传播，耦合区间内产生的所有噪声都会堆积在同一个脉冲中，因此 FEXT 随耦合长度成正比增大，不会饱和。微带线中容量耦合和感应耦合不能完全相消，所以 FEXT 不会为零，这一点也很重要。

现实世界中的应用

高速数字PCB配线设计：DDR内存、PCI Express、HDMI、SerDes链路等立ち上がり为数十至数百ps的高速信号中，串扰会直接削减时序裕度和眼图开度。设计人员需要按3W法则确保配线间距，管理数据总线的平行走线长度，并在敏感时钟两侧放置保护迹线。像本工具一样从间距和耦合长度快速估算 NEXT/FEXT，可以在详细电磁场模拟之前缩小配线方案范围。

连接器·电缆·背板：串扰不只是PCB内部的问题。连接器引脚排列、带状电缆相邻导线、背板并行配线都遵循同样的物理规律。连接器设计中常在信号引脚间插入接地引脚来隔离加害和受害线；电缆中往往采用「接地-信号-接地」的排列方式来抑制串扰。

差分信号对与高速接口：USB、以太网、MIPI等差分信号中，对内的两条线是有意紧密耦合的，但相邻对之间的「对间串扰」就成为噪声。对间间距要明显大于对内间距，对之间的平行区间要尽可能短。过大的串扰会使差分共模噪声抑制不足，留下不可接受的偏斜和抖动。

信号完整性验证与调试：试制板上「某条信号特别容易误动」「靠近时钟的线出现毛刺」等不良现象，多数是由串扰引起。用本工具的简化模型猜测加害和受害配线的耦合长度、间距，判断是否要改布局、分层、或修改端接。详细的三维电磁场分析或TDR测量应在这样的初判之后进行，效率会更高。

常见误区和注意事项

常见误解之一是「配线离得越远，串扰线性减小」。实际上耦合对间距的响应非常陡峭，大约与距离平方成反比。间距加倍，耦合会下降到四分之一左右，而当间距已经达到3W以上时，继续增加间距获得的改善就很微弱了。看本工具的「串扰 vs 配线间距」图就能明确看出间距很小时的陡峭上升和间距很大时的平坦。由于面积有限，应该优先给敏感信号分配更大的间距。

另一个误解是「耦合长度越长串扰一定越大」。这对FEXT成立，但对NEXT不成立。NEXT超过饱和耦合长度后就停止增长，继续延长不会增加近端串扰幅度。反过说，NEXT 已经饱和的配线，「缩短一点长度」对近端串扰几乎无效，必须扩大间距或分层。NEXT 和 FEXT 的有效对策完全不同，搞混了就会白费力气。

最后，「微带线和带状线的串扰是一样的」也是误区。表层微带线的信号部分走在空气中、部分走在介质中，因此容量耦合和感应耦合不平衡，远端串扰不会为零。而内层的带状线被均匀介质完全包围，两种耦合能相互抵消，远端串扰理论上接近消失。把高速重要信号走内层，正是利用了这一特性的经典手法。配线层的选择本身就是串扰对策。

使用指南

  1. 输入配线间距（从配线边缘到配线边缘），单位为微米。典型FR-4 PCB为75～150μm。
  2. 设置配线宽度，单位为微米。假设50μm信号线和参考线，宽度应一致。
  3. 指定平行耦合长度，单位为毫米。越长串扰越大，超过饱和耦合长度（Lsat）后会饱和。
  4. 输入上升时间（tr），单位为纳秒。100Mbps信号为1～2ns，GHz级为0.1ns以下。
  5. 相对介电常数εr（通常4.5）和PCB厚度h（mm）用默认值，必要时修改。
  6. 执行计算后，检查NEXT(%)和FEXT(%)数值。设计基准目标NEXT 5%以下。

具体计算示例

高速DDR4内存接口设计实例：配线间距100μm、配线宽度50μm、平行耦合长度20mm、上升时间0.3ns、FR-4 PCB厚度0.2mm的情况下，容量耦合比Cm/Ct=0.18，近端串扰NEXT=3.2%，电平换算为−29.9dB。这个条件下饱和耦合长度达到8mm，继续增加耦合长度不会加重噪声。设计满足3W法则（配线间距≧配线宽度×3），在普通数字信号的许容范围内。

工程设计中的注意点