時間領域反射率測定（TDR）
理論と物理
TDRの概要と原理
TDRって何を測る装置ですか？ 電磁解析とどう関係するんですか？
ざっくり言うと、ステップ波——つまり急峻に立ち上がるパルス——を伝送路に入射して、反射波の時間波形を見る測定法だ。インピーダンスの不連続がある場所で信号が反射されるから、反射波の振幅と到達時間を分析すれば「どこに」「どんな」不連続があるかが分かる。
なるほど、レーダーと似た原理ですね。でもそれがCAEとどう繋がるんですか？
高速基板のビアやコネクタの設計検証で必須なんだ。例えばPCIe Gen5/6やDDR5の配線は、ビア1個のインピーダンス不連続が信号品質を台無しにする。3D FEM解析でTDR波形を予測して、試作前に問題を発見できるのが最大のメリットだよ。
試作前に問題が分かるのは大きいですね！ 具体的にどういう場面で使うんですか？
代表的な用途を挙げると：
- PCB配線の特性インピーダンス検証：50 Ωや100 Ω差動の設計値に対して±5%以内に収まっているか
- ビアの不連続評価：スルーホールビアのスタブ長やアンチパッド径の最適化
- コネクタのインピーダンスプロファイル：はんだ接合部の容量性不連続の特定
- ケーブル・ハーネスの断線位置特定：自動車や航空機の大規模ハーネス診断
反射係数と伝送線路理論
反射が起きる仕組みを数式で教えてもらえますか？
伝送線路の特性インピーダンス $Z_0$ に対して負荷インピーダンスが $Z_L$ のとき、反射係数 $\rho$（ギリシャ文字の「ロー」）はこう定義される：
$\rho$ の値が意味するものを整理しよう：
- $\rho = 0$：完全整合（$Z_L = Z_0$）。反射なし。理想状態
- $\rho = +1$：開放端（$Z_L = \infty$）。入射波と同位相で全反射
- $\rho = -1$：短絡端（$Z_L = 0$）。入射波と逆位相で全反射
- $0 < \rho < 1$：誘導性不連続。TDR波形がステップ的に上昇
- $-1 < \rho < 0$：容量性不連続。TDR波形がステップ的に下降
TDR波形が上に跳ねたらインピーダンスが高い方向の不連続、下に落ちたら低い方向ってことですね。分かりやすい！
インピーダンスプロファイル再構成
反射係数からインピーダンスの値自体を求められるんですか？
もちろん。反射波形から時刻 $t$ における反射係数 $\rho(t)$ を読み取れば、その位置のインピーダンスは次の式で再構成できる：
ここで $\rho(t)$ は入射波 $V_i$ に対する反射波 $V_r$ の比で実測的に求まる：
例えば、$Z_0 = 50\,\Omega$ の同軸ケーブルでTDR測定したとき、ある位置で $\rho = 0.2$ なら：
$$Z = 50 \times \frac{1 + 0.2}{1 - 0.2} = 50 \times \frac{1.2}{0.8} = 75\,\Omega$$
つまり75 Ωの不連続があると分かる。実務では自動車のアンテナケーブルでよく見かけるパターンだ。50 Ω系と75 Ω系の接続ミスが一発で分かるんだよ。
時間軸が空間的な位置に対応するんですね。往復時間だから距離は半分にするんですか？
その通り。不連続点までの距離 $d$ は伝搬速度 $v_p$ と往復時間 $\Delta t$ から：
$c$ は光速、$\varepsilon_{\text{eff}}$ は実効誘電率だ。FR4基板なら $\varepsilon_{\text{eff}} \approx 3.8$ 程度で、伝搬速度は光速の約51%になる。1 nsの往復遅延は約76 mmの距離に相当する。
電信方程式とTDRの関係
伝送線路の物理をもう少し深掘りしたいんですが、支配方程式は何になりますか？
伝送線路は電信方程式（Telegrapher's equations）で記述される。単位長さあたりのインダクタンス $L$、キャパシタンス $C$、抵抗 $R$、コンダクタンス $G$ を使って：
無損失の場合（$R = G = 0$）、この連立方程式は速度 $v_p = 1/\sqrt{LC}$ で伝搬する波動方程式になる。特性インピーダンスは：
TDRではこの波動が不連続点で反射する現象を利用している。CAEシミュレーションでは、3D FEM/FDTDでマクスウェル方程式を直接解いてSパラメータを求め、そこからTDR波形を計算するアプローチが主流だ。電信方程式は1D近似だけど、ビアやコネクタのような3D構造は1Dモデルでは表現できないから、フル3D解析が必要になるんだ。
立ち上がり時間と空間分解能
TDRの「分解能」ってどうやって決まるんですか？ より鋭いパルスなら細かく見えそうですが…
鋭い直感だね。TDRの空間分解能 $\Delta d$ はステップパルスの立ち上がり時間 $t_r$（10%〜90%）で決まる：
具体例で見てみよう：
| 立ち上がり時間 $t_r$ | 空間分解能（FR4） | 対応する周波数帯域 |
|---|---|---|
| 100 ps | 約 7.7 mm | 〜3.5 GHz |
| 35 ps | 約 2.7 mm | 〜10 GHz |
| 15 ps | 約 1.2 mm | 〜23 GHz |
PCIe Gen5（32 GT/s）の配線検証には $t_r \leq 20$ ps が必要で、ビアのスタブ長（0.5〜2 mm程度）を解像するにはこのクラスの分解能が要る。シミュレーションでは立ち上がり時間を設計パラメータとして自由に設定できるのが実測に対する大きな利点だ。
TDRの中核方程式まとめ
- 反射係数 $\rho = (Z_L - Z_0)/(Z_L + Z_0)$：インピーダンス不連続の大きさと極性を表す。$|\rho|$ が大きいほど反射が強く、正符号は誘導性（Z増加方向）、負符号は容量性（Z減少方向）の不連続を意味する。
- インピーダンス再構成 $Z(t) = Z_0(1+\rho)/(1-\rho)$：TDR波形の反射振幅からその位置のインピーダンス値を逆算する。これにより伝送路に沿ったインピーダンスの空間分布を「見える化」できる。
- 距離変換 $d = v_p \Delta t / 2$：往復遅延時間を片道距離に変換する。伝搬速度 $v_p$ は媒質の実効誘電率に依存するため、基板材料の正確な誘電率データが不可欠。
- 特性インピーダンス $Z_0 = \sqrt{L/C}$：伝送線路の単位長さあたりのインダクタンスとキャパシタンスの比で決まる。断面形状（線路幅、誘電体厚、グラウンド距離）で制御する。
仮定条件と適用限界
- TEM（横電磁波）近似：マイクロストリップ等の準TEM線路では高周波になると精度が低下し、周波数分散が無視できなくなる
- 単一反射仮定：多重反射が無視できる場合のみ上記の単純なインピーダンス再構成が成立する。近接した不連続が複数あると多重反射の影響で精度が劣化する
- 無損失近似：損失性伝送路ではパルスが伝搬中に鈍り、見かけの立ち上がり時間が増大して分解能が低下する
- 線形性：非線形デバイス（ESD保護素子等）が含まれる場合、重ね合わせの原理が成立せず、通常のTDR解釈は適用不可
TDRの起源——レーダー技術を伝送路診断に転用した歴史
TDRの原理はレーダーと全く同じ「パルス送信 → 反射受信 → 到達時間から距離計算」だ。1960年代にHewlett-Packard（現Keysight）が初の商用TDR「HP 1415A」を発売し、同軸ケーブルの断線・短絡位置を初めて数値的に特定できるようになった。当初は通信事業者のケーブル保守が主用途だったが、1990年代のGHz帯デジタル設計の普及とともにPCBのSI（Signal Integrity）検証ツールへと進化した。今では実測TDR機器の帯域は70 GHz以上に達し、100 μm以下の構造を解像できる。
数値解法と実装
FDTD法によるTDRシミュレーション
TDRをシミュレーションで再現するにはどうするんですか？ 時間領域の解析だからFDTDが自然ですか？
いい読みだ。FDTD（有限差分時間領域法）はTDRシミュレーションに最も直感的なアプローチだよ。マクスウェル方程式を時間・空間で直接差分近似する：
FDTDでTDRをやるときのポイントは：
- 励振源：ガウスパルスまたはステップ関数を入力ポートに印加。立ち上がり時間を実測条件に合わせる
- 電圧・電流モニタ：入力ポートで入射波と反射波を分離して記録
- 吸収境界条件：PML（完全整合層）で計算領域の端を無反射処理
- 時間刻み：CFL条件 $\Delta t \leq \Delta x / (c\sqrt{3})$ を満たすこと
CST Studio Suiteがこの方式の代表格で、Transient Solverがまさにこれだ。
FDTDなら時間波形が直接出てくるから、TDR的な見方がしやすそうですね。
FEMとSパラメータからのTDR変換
Ansys HFSSみたいなFEMソルバーはどうするんですか？ 周波数領域ですよね？
FEMでは周波数領域でSパラメータを求めてから、逆フーリエ変換（IFFT）でTDRインピーダンスプロファイルに変換する。手順はこうだ：
- 広帯域（DC〜数十GHz）でSパラメータ $S_{11}(f)$ を求める
- ウインドウ関数（Kaiser-Bessel等）を適用してギブス振動を抑制
- IFFTで時間領域の反射応答 $s_{11}(t)$ を得る
- $\rho(t) = s_{11}(t)$ から $Z(t) = Z_0(1+\rho)/(1-\rho)$ でインピーダンスプロファイルを計算
FEM方式のメリットは、周波数点ごとに独立に解けるからAdaptive Mesh Refinementが使えること。HFSSの場合、各周波数で自動的にメッシュを洗練してSパラメータの収束を保証する。実務ではこっちの方が主流だよ。
周波数領域で解いてから時間領域に変換するんですね。Sパラメータの周波数範囲が広いほどTDRの分解能が上がるってことですか？
その通り。IFFTによるTDRの立ち上がり時間は帯域幅 $BW$ にほぼ反比例する：$t_r \approx 0.35/BW$。だからDC〜20 GHzで解けば $t_r \approx 17.5$ ps相当の分解能が得られる。ただし高周波側のSパラメータの精度がTDR波形全体の信頼性に直結するから、メッシュと解の収束には細心の注意が必要だ。
メッシュ戦略
TDR解析に特有のメッシュの注意点ってありますか？
TDR解析、特に高速基板のビア構造では以下がポイントだ：
| 領域 | メッシュサイズ目安 | 理由 |
|---|---|---|
| ビアバレル壁面 | 最高周波数の $\lambda/20$ 以下 | 円筒面の電流分布を精密に捕捉 |
| アンチパッド間ギャップ | ギャップ幅の1/3以下 | 容量性結合の正確な評価 |
| パッドとランド接続部 | 導体厚の2〜3倍のメッシュ層 | 表皮効果と電流集中の再現 |
| 誘電体内部（遠方） | $\lambda/10$ 程度で可 | 計算コストの抑制 |
20 GHz解析でFR4（$\varepsilon_r \approx 4.3$）の場合、$\lambda_{\min} \approx 7.2$ mm だから、ビア周辺は $\leq 0.36$ mm のメッシュが必要だ。
ポート設定とDe-embedding
ポートの設定を間違えるとTDR波形がおかしくなるって聞いたんですが…
これは実務で非常に多いミスだね。ポート設定の注意点：
- Wave Port：導波モードを正確に励振できるが、ポート面が平面でないとエラーになる。マイクロストリップではポート面に十分な空気層を含めること
- Lumped Port：簡便だが高周波でモード純度が落ちる。10 GHz以下なら実用的
- De-embedding：ポートからDUT（被試験デバイス）までの伝送線路区間を差し引く処理。これをやらないとTDR波形に余計な遅延と反射が乗る
例えば、HFSSではPort → De-embed Distanceでフィードラインの長さを指定する。CSTではTime Domain Solverで自動的にポート位置の校正が行われるが、Reference Plane Shiftの確認は必須だ。
FDTD vs FEM——TDR解析での使い分け
FDTDは「カメラで動画を撮る」ようなもの——波の伝搬が時間とともにどう進むかをリアルタイムで見られる。FEMは「写真を何枚も撮ってパラパラ漫画にする」感覚——各周波数での定常状態を求めてからIFFTで動画に合成する。実務的には、広帯域のTDR波形が欲しければFDTD（CST）、Sパラメータの精密な収束が必要ならFEM（HFSS）を選ぶ。どちらも最終的に得られるTDRプロファイルは同じものだ。
実践ガイド
TDR解析の実務フロー
実際にTDR解析をやるとき、何から始めればいいですか？
高速基板のビアを例に、典型的なフローを説明しよう：
- 設計データ取り込み：EDAツール（Cadence Allegro、Altium等）からODB++またはSTEPで3D形状をインポート
- 解析領域の定義：対象のビア＋前後の伝送線路（最低5×線路幅の長さ）を切り出す
- 材料設定：銅の導電率（$5.8 \times 10^7$ S/m）、基板材料の周波数依存誘電率（Djordjevic-Sarkarモデル等）
- ポート設定：Wave Port＋De-embedding。入出力ポートの基準面をDUT直近に設定
- メッシュ生成：ビア周辺を重点的に細分化。Adaptive Meshを有効化
- 掃引設定：Fast Sweep（Interpolating Sweep）でDC〜目標周波数を広帯域に解く
- Sパラメータ取得：$S_{11}$ の収束を確認（$\Delta S \leq 0.01$）
- TDR変換：IFFT でインピーダンスプロファイル $Z(t)$ を計算
- 判定：目標インピーダンス（例：50 Ω ±5%）に収まっているか確認
ビア・コネクタのTDR検証
ビアのTDR波形って具体的にどんな形になるんですか？
典型的なスルーホールビアのTDRプロファイルは次のような特徴を示す：
- パッドの容量性ディップ：ビアパッドがグラウンドプレーンに近接するため、局所的にキャパシタンスが増加→インピーダンスが低下→TDR波形が下に凹む
- バレル部のインダクタンス：ビアバレル（筒状の貫通導体）はインダクタンス成分→インピーダンスが上昇→TDR波形が上に跳ねる
- スタブ共振：使用しない層まで延びた未接続のバレル（スタブ）が特定周波数で共振→TDR波形に周期的なリンギング
実務では、パッド径を小さくしてキャパシタンスを減らし、アンチパッド径を最適化し、バックドリルでスタブを除去するのが定石だ。この最適化をTDRシミュレーションで事前に回すことで、試作回数を大幅に減らせる。
なるほど、TDRの凹凸が物理構造に直接対応してるんですね。コネクタの場合はどうですか？
コネクタ、例えばSMAやPCIeエッジコネクタでは、はんだ接合部の容量性不連続とピン間のクロストーク結合が支配的だ。コネクタメーカーが提供する3DモデルをそのままHFSSに取り込んでTDR解析するケースが増えている。Samtec社やTE Connectivity社は自社コネクタのHFSS/CST用モデルを公開しているので、入手して使うのが効率的だよ。
シミュレーションと実測の相関
シミュレーションと実測TDRでどのくらい合いますか？ ずれることってありますか？
きちんとモデリングすれば非常によく合う。ただし以下の点でずれることがあるから注意：
| ずれの原因 | 影響 | 対策 |
|---|---|---|
| 立ち上がり時間の不一致 | TDRプロファイル全体の鈍り具合が異なる | 実測TDRの$t_r$をシミュレーションに入力 |
| 誘電率の周波数依存 | 伝搬遅延が合わない | Dk/Df表ではなくCausal Modelを使用 |
| プローブのパラシティクス | 実測TDRにプローブ起因の反射が混入 | プローブのSパラメータでDe-embed |
| 銅の表面粗さ | 高周波で損失増→TDR波形が鈍化 | Huray粗さモデルを適用 |
| 製造ばらつき | 線路幅・誘電体厚の公差 | モンテカルロ/Cornerシミュレーション |
経験則として、適切にモデリングすればインピーダンスで±2 Ω以内、遅延で±5 ps以内の相関が得られることが多い。
シミュ-実測相関のコツ
シミュレーションと実測を比べるときの最大のコツは「立ち上がり時間を揃える」こと。実測TDRの立ち上がり時間が35 psなのに、シミュレーションで10 psのステップを使ったら、見え方が全然違ってくる。実測側の立ち上がり時間をガウスフィルタでシミュレーション結果に畳み込んでから比較するのが正しい手順だ。
自動車ハーネスのTDR断線診断
自動車のワイヤーハーネスは1台あたり平均50〜80本のケーブルバンドル、コネクタ数百個で構成される。断線や接触不良の位置を特定する従来法はテスタによる導通確認で、配線図とにらめっこしながら何時間もかかることがあった。TDRなら数秒で異常箇所の距離を±10 cm精度で特定できる。最近ではFDR（周波数領域反射法）との組み合わせでコネクタの接触劣化まで検出する「ハーネス診断TDRシステム」がOEM向けに製品化されている。
ソフトウェア比較
TDR対応ツール比較
TDRシミュレーションができるツールにはどんなものがありますか？
主要なツールを比較しよう：
| ツール名 | 開発元 | 手法 | TDR機能 | 強み |
|---|---|---|---|---|
| Ansys HFSS | Ansys Inc. | FEM（周波数領域） | SパラメータからIFFT変換 | Adaptive Meshによる高精度。業界標準 |
| CST Studio Suite | Dassault Systèmes | FDTD（時間領域） | 時間領域で直接TDR波形出力 | 広帯域解析が得意。直感的なTDR表示 |
| Keysight ADS | Keysight Technologies | 回路＋EM連成 | TDRプローブモデル内蔵 | 実測データとの相関に最適化 |
| Cadence Sigrity | Cadence Design Systems | FEM/MoMハイブリッド | PowerSI/Clarity 3DでSパラメータ→TDR | PCBレイアウトとの直接連携 |
| COMSOL Multiphysics | COMSOL AB | FEM | Sパラメータ後処理でTDR | マルチフィジクス連成（熱応力と同時解析） |
どれを選べばいいか迷いますね…判断基準はありますか？
選定のポイントを整理しよう：
- PCB SI設計がメイン → HFSS または Cadence Sigrity。EDAとの連携が決め手
- コネクタ・パッケージ設計 → HFSS。3D構造のAdaptive Meshが強力
- EMC/放射ノイズも同時に見たい → CST Studio。時間領域で過渡現象を直接可視化
- 実測TDRとの相関が最優先 → Keysight ADS。実測器との統合環境
- 熱・応力の影響も考慮したい → COMSOL。マルチフィジクス連成が得意
実測TDR機器
シミュレーションと比較するための実測TDR機器も知っておきたいです。
実測TDR機器の代表格は以下だ：
| 機器 | メーカー | 帯域 | 立ち上がり時間 | 用途 |
|---|---|---|---|---|
| N1000A DCA-X | Keysight | 〜70 GHz | 〜10 ps | サンプリングオシロベース。高精度TDR |
| DSA8300 | Tektronix | 〜70 GHz | 〜12 ps | サンプリングオシロ。差動TDR対応 |
| SPARQ | Teledyne LeCroy | 〜40 GHz | 〜20 ps | 自動校正。小型・可搬型 |
最近はVNA（ベクトルネットワークアナライザ）でSパラメータを測定し、ソフトウェアでTDR変換する手法も主流だ。VNAはTDR専用機より動的レンジが広く、再現性も高い。HFSSやCSTの結果と比較するならVNA→TDR変換が最もやりやすいよ。
TDR測定の意外な応用——土壌水分量の測定
TDRは電子基板の世界だけでなく、農業・地質学でも活躍している。土壌中にプローブを差し込んでTDR測定すると、水の誘電率（約80）と土壌の誘電率（約4〜8）の違いから含水率が分かる。水分が多いほど実効誘電率が上がり、伝搬速度が遅くなる。この原理で灌漑制御や地滑り予測に使われている。まったく同じ物理を使って、片方は56 Gbpsの信号伝送を検証し、もう片方は畑の水やりを最適化しているわけだ。
先端技術
差動TDRとミックスドモード解析
USB 3.xやPCIeって差動信号ですよね。差動のTDRはシングルエンドと何が違うんですか？
差動TDR（DTDR）では、2本の信号線に逆位相のステップパルスを同時に入射する。これにより差動インピーダンス $Z_{diff}$ とコモンモードインピーダンス $Z_{com}$ を分離して評価できる：
ここで $k$ は結合係数だ。USB 3.2では $Z_{diff} = 90\,\Omega \pm 5\%$ が規格要求で、TDR波形が85.5〜94.5 Ωの範囲に収まっている必要がある。
CAEではミックスドモードSパラメータ（$S_{dd11}$, $S_{cc11}$, $S_{cd11}$, $S_{dc11}$）を計算し、差動モードとコモンモードのTDRプロファイルをそれぞれ評価する。モード変換（$S_{cd}$: 差動→コモンモード変換）が大きいと、差動信号がコモンモードノイズに変換されてEMIの原因になるから、これもTDRで確認する重要な項目だよ。
機械学習によるTDR波形解析
最近のAI/ML技術はTDRにも使われていますか？
注目されている研究領域だよ。主に3つのアプローチがある：
- 逆問題の高速解法：TDR波形から構造パラメータ（ビア径、誘電体厚等）を推定するCNN/DNNモデル。フル3D解析の数千倍高速に最適解を探索
- 異常検知：正常なTDRプロファイルを学習し、製造不良（はんだ不足、層間ミスアライメント等）を自動検出。半導体パッケージの量産検査に応用
- サロゲートモデル：設計パラメータ空間をニューラルネットワークで補間し、リアルタイムでTDR応答を予測。パラメトリックスタディの高速化に有効
ただし現時点では、MLモデルの精度検証（学習データ範囲外での信頼性）が課題で、規格認証に使えるレベルにはまだ達していない。実務ではフル3D解析の補助ツールとして使うのが現実的だ。
トラブルシューティング
よくあるエラーと対策
TDR解析で初心者がやりがちな失敗パターンを教えてください！
よくある失敗と対策をまとめるよ：
| 症状 | 原因 | 対策 |
|---|---|---|
| TDR波形の立ち上がりが実測と合わない | シミュレーションの立ち上がり時間が実測と異なる | 実測TDRの$t_r$をガウスフィルタでシミュレーション結果に畳み込む |
| インピーダンスが全体的にオフセット | ポートのDe-embeddingが不適切 | De-embed距離を再計算。フィードライン区間のTDR値が$Z_0$に一致するか確認 |
| TDR波形に不自然なリンギング | Sパラメータの高周波側のノイズ／収束不足 | ウインドウ関数（Kaiser-Bessel, $\alpha = 6$）を適用。周波数点数を増やす |
| ビア周辺のインピーダンスが実測より高い | メッシュ不足でパッドのキャパシタンスが過小評価 | パッド-グラウンド間に最低3層のメッシュ。Adaptive Passを追加 |
| 差動TDRで左右非対称 | 差動ペアの対称性が解析モデルで崩れている | モデルのミラー対称を確認。メッシュも対称にする（Mesh Symmetryオプション） |
| $S_{11}$がDCでパッシビティ違反 | ポート設定の数値誤差 | Passivity Enforcementを有効化。ポートサイズが適切か確認 |
立ち上がり時間を合わせるのがそんなに重要だとは思いませんでした。
実務で最も多いクレームが「シミュレーションと実測が合わない」なんだけど、8割は立ち上がり時間の不一致が原因だよ。シミュレーションのTDR結果を報告書に載せるときは、必ず「立ち上がり時間 ○○ ps に設定」と明記すること。これを書かないと後から比較検証ができなくなる。
品質保証チェックリスト
TDR解析の結果を出す前にチェックすべき項目をまとめてもらえますか？
これは必ず毎回確認するリストだ：
- Sパラメータの収束：Adaptive Meshの最終パスで$\Delta S \leq 0.01$か
- パッシビティ：全周波数で $|S_{11}| \leq 1$ かつ $|S_{21}| \leq 1$ を満たすか
- 因果律：IFFTで $t < 0$ に有意な応答が出ていないか
- DC値の整合：TDRプロファイルのフィードライン区間が設計値（50 Ω等）に一致するか
- 遅延の妥当性：DUTの物理長と伝搬遅延が $\varepsilon_{\text{eff}}$ から計算される値と整合するか
- 立ち上がり時間の記録：使用した$t_r$と対応する帯域幅を報告書に明記したか
- メッシュ収束：メッシュを1段階細かくしてもTDRプロファイルが変化しないか
TDR解析の全体像がよく分かりました！ ステップパルスの反射から始まって、3Dシミュレーション、実測との相関まで、一連の流れが繋がった感じです。
TDRは高速デジタル設計のSI（Signal Integrity）検証の根幹だからね。まずは簡単な50 ΩマイクロストリップのモデルをHFSSかCSTで作ってTDR波形を出してみるといい。フィードライン部が綺麗に50 Ωフラットになることを確認したら、次にビアを1個入れてインピーダンスがどう変わるか見てみよう。手を動かすのが一番の近道だよ。
初心者が陥りやすい落とし穴
「Sパラメータは取れたけど、TDR波形の見方が分からない」——これが最も多い相談だ。TDR波形の縦軸はインピーダンス（Ω）、横軸は時間（ps）だが、時間は距離に直結している。波形を左から右に読んでいくと、信号の入力ポートから出力ポートまでの「インピーダンスの旅」が描かれている。凹んだところは容量性（パッド、はんだ）、飛び出たところは誘導性（ビアバレル、ボンドワイヤー）。この対応を頭に入れておくだけで、TDR波形から物理構造が「見える」ようになる。
関連トピック（Cross-topics）
- マイクロストリップ線路 — TDRで測定する主要な伝送路構造
- Sパラメータ — TDR変換の元データ。周波数領域の反射・透過特性
- シグナルインテグリティ（SI） — TDRが使われる設計検証の全体像
- 表皮効果 — 高周波での導体損失。TDR波形の鈍化に影響