PLL（锁相环）模拟器

参数设置

基准周波数 f_ref

kHz

来自水晶振荡器等稳定基准源

分频比 N

反馈路径的÷N分频器。输出周波数的倍数

环路带宽

kHz

闭环−3dB带宽。越宽锁定越快

阻尼比 ζ

锁定速度和过冲的权衡。0.707为标准

VCO增益 K_VCO

MHz/V

控制电压1V的VCO周波数变化

位相检测器增益 K_PD

V/rad

相位差1rad对应的位相检测器输出电压

计算结果

—

输出周波数 f_out (MHz)

—

环路自然周频 ωn (rad/s)

—

锁定时间（稳定时间）(µs)

—

过冲 (%)

—

相位裕度 (deg)

—

稳定性判定

—

PLL方框图 — 锁定动作动画

基准→位相检测器→环路滤波器→VCO→输出信号循环，反馈路径的÷N分频器将输出送回位相检测器。下段为VCO周波数收敛到 N·f_ref 的瞬态应答。

锁定瞬态应答（正规化阶跃应答）

过冲和稳定时间 vs 阻尼比 ζ

理论·主要公式

$$f_{out}=N\cdot f_{ref},\qquad t_{lock}\approx\frac{4}{\zeta\,\omega_n}$$

输出周波数 f_out 是基准周波数 f_ref 的分频比 N 倍。锁定（稳定）时间 t_lock 与阻尼比 ζ 和自然周频 ωn 的乘积反向相关。

$$\text{overshoot}=e^{-\pi\zeta/\sqrt{1-\zeta^2}}\times100\%$$

锁定瞬态的过冲（超调量）。仅由阻尼比 ζ 决定，当ζ≥1（过阻尼）时无过冲。ωn 是环路的自然周频，ζ 是二阶环的阻尼比，从环路带宽按 ω_3dB＝ωn·√(1+2ζ²+√((1+2ζ²)²+1)) 的关系转换。

PLL（锁相环）是什么

🙋

「PLL」在无线电和CPU说明中经常出现，到底是什么电路呢？

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简单说，PLL就是「将干净基准周波数按需倍数放大的装置」。内部由4个部分组成：位相检测器·环路滤波器·VCO（压控振荡器）形成一个环，输出回到位相检测器的反馈路径里有÷N分频器。位相检测器比较「基准」和「分频后输出」，如有偏差就调整VCO电压。最终分频后的输出与基准完全同频时，VCO本身就以基准的 N 倍频发振。

🙋

明白了，所以输出就是基准的 N 倍。在左边改变分频比 N，输出周波数 f_out 就直接变成 N 倍。

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对，f_out = N·f_ref。这就是PLL被称为「频率合成器」的原因。比如基准设1MHz，将 N 改成100、101、102…，就能生成100MHz、101MHz、102MHz…这样以1MHz为刻度的频率。一个水晶振子的精度就能复制给几百倍的高频率，这是PLL最强的地方。

🙋

改变 N 时，输出是瞬间跳到目标周波数吗？

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不是的，这就是有趣的地方，锁定需要时间。改变 N 瞬间，输出开始向新目标靠近，但会超调然后回退，最后才稳定。这个稳定需要的时间就是「锁定时间（稳定时间）」。下面的瞬态应答图里可以看到，如果减小阻尼比 ζ，就能快速接近目标，但会大幅超调并振动。增大 ζ 就会平滑，但锁定变慢。标准选择是 ζ≈0.707，超调约4%，相位裕度约65°，在速度和稳定性间找到了平衡。

🙋

要快速的话就扩大环路带宽，那全部用最宽的不就好了吗…

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这就是权衡所在。扩大环路带宽确实锁定更快，VCO自身的相位噪声也被环路强力抑制。但代价是，混在基准周波数里的杂散信号和分频器的抖动，会更容易从环路穿过去进入输出。反过来缩小带宽时，输出变干净，但锁定变慢。实际设计中要在「多快的切台速度」和「输出噪声要多干净」之间博弈，通常带宽设为基准周波数的1/10以下。

🙋

结果里还有「相位裕度」这个数字，这是在看什么？

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相位裕度是环路的「稳定性体力」指标。反馈环在相位转过−180°且增益超过1时就会发振，相位裕度就是增益为1的周频处，相位离−180°还有多远。二阶PLL的相位裕度由阻尼比 ζ 唯一决定，ζ=0.707时约65°，ζ=1时约76°。一般要求45°以上，最好60°左右才是余裕充足的稳定设计。改变 ζ 时，你会看到相位裕度和过冲联动变化。

常见问题

PLL通过在反馈路径中放置分频器（÷N），将输出周波数固定为基准周波数的整数倍 f_out = N·f_ref。位相比较器比较基准和「分频后的输出」，控制VCO（压控振荡器）使两者一致。锁定时，分频后的输出与基准同频，因此VCO本身以 N·f_ref 发振。例如基准1MHz、N=100时，输出为100MHz。通过逐次改变 N，可以 f_ref 为刻度合成频率，这是无线电选台和CPU时钟生成的核心。

阻尼比 ζ 决定了锁定速度和过冲（超调·振铃）的权衡。ζ 较小时锁定快但过冲大且振动，ζ 较大时平滑但锁定慢。标准折中点是 ζ ≈ 0.707（巴特沃斯应答），过冲约4%，相位裕度约65°。ζ<0.4 时振铃大且不稳定，ζ>1.2 时过阻尼，响应太慢。大多数实际应用设计在 ζ=0.7～1.0 范围内。

扩大环路带宽可加快锁定（稳定），VCO自身的相位噪声也被环路强力抑制。但基准周波数中的杂散信号和分频器的抖动会更容易通过环路传到输出。反之，缩小带宽时锁定变慢，但基准杂散和噪声的抑制效果改善。实际中『锁定时间要求』和『输出相位噪声·杂散要求』相互制约来确定带宽，通常设为基准周波数的1/10以下。

相位裕度（Phase Margin）是开环传递函数增益为1（0dB）时，相位距离−180° 的距离，用于表示稳定性的指标。相位裕度小时环路容易振荡，瞬态应答呈振动。二阶PLL的相位裕度由阻尼比 ζ 唯一决定，ζ=0.707 时约65°，ζ=1 时约76°。通常要求45°以上，最好60°左右以保证稳定设计。本工具从 ζ 计算相位裕度并显示。

实际应用

无线通信·调谐器：无线电、电视、智能手机、Wi-Fi路由器的选台都是PLL执行的。用一个水晶振子作基准，改变分频比 N 就能合成想要接收的频率。快速切台的应用中需要短的锁定时间（宽环路带宽），而接收灵敏度需要抑制输出杂散，所以带宽设计必须谨慎。

CPU·FPGA时钟生成：主板上数十MHz的水晶振子，经PLL生成CPU运行的GHz级时钟。芯片内嵌多个PLL，为各功能块供应需要的周波数。抖动（时钟摇摆）过大会导致运算错误，所以低相位噪声的环路设计决定了产品品质。

时钟数据恢复（CDR）：高速串行通信（USB、PCI Express、SerDes）接收端，从数据信号本身提取时钟要用PLL。将位串的跳变对位相锁定，在正确时刻判决数据。抖动追踪和噪声抑制的平衡决定了链路品质。

测量仪器·FM解调·电机控制：信号发生器和频谱分析仪的周波数源、FM广播的解调器、无刷电机转速同步，各种「对某信号位相锁定」的场景都用PLL。本工具的二阶环分析，直接用于这些设计中最初的锁定时间和稳定性估算。

常见误解和注意事项

最常见的误解是「环路带宽越宽越好」。确实扩大带宽会加快锁定，抑制VCO相位噪声。但基准周波数夹带的杂散和分频器抖动，在带宽内会直接穿过环路进入输出。而且环路带宽接近基准周波数时，采样性离散效应会让环路本身不稳定。经验规则是环路带宽保持在基准周波数1/10以下，在锁定时间和输出噪声两个要求的交点找最优值。

另一个误解是「锁定时间只由 ζ 决定」。本工具的 t_lock ≈ 4/(ζ·ωn) 公式说明，锁定时间与 ζ 和自然周频 ωn 的乘积反向相关。如果固定 ζ≈0.707 想加快，就必须增大 ωn，也就是扩大环路带宽。而且实际的频率捕捉（周频大幅偏离时从捕捉到锁定的过程）会比线性二阶模型预测的稳定时间更长。本工具的值应理解为线性领域的参考。

最后，「分频比 N 的改变不影响环路特性」也是错的。分频器会将反馈路径增益降低1/N倍，所以 N 越大，实际的环路增益越低，自然周频 ωn 和环路带宽会变化。实际电路通过调整充电泵电流或环路滤波器常数来补偿这种 N 依存性。本工具用直接输入环路带宽的简化模型，独立处理 N 和环路动特性，但实际设计时一定要记住「N 变了环路特性也会变」这一点。

PLL（锁相环）是什么

常见问题

实际应用

常见误解和注意事项

使用指南

具体计算例

实际应用注意事项