対話型シミュレーター
ADC サンプリングジッタと SNR 劣化シミュレーター
ジッタが高周波入力でどれだけSNRを削るかを、波形・SNR曲線・誤差分布で確認します。
パラメータ入力
一時停止中はスライダーを動かすと結果が即座に更新されます。
物理モデルと主要式
$$SNR_{jitter}=-20\log_{10}(2\pi f_{in}\sigma_t)$$
アパーチャジッタによるSNRは入力周波数と時間揺らぎの積で決まります。量子化SNRと合成すると、どちらが支配的かを判断できます。
読み取り方
波形図では、サンプル点の時間揺れが高周波ほど大きな振幅誤差になります。
SNR曲線では、入力周波数を上げたときジッタ限界が量子化限界を下回る位置を見ます。
誤差分布では、時間揺らぎがサンプル値に変換される幅を確認します。
会話で学ぶADC サンプリングジッタと SNR 劣化
🙋ADC サンプリングジッタと SNR 劣化では、まずどこを見ればいいですか？入力周波数を動かすと図も数値も同時に変わるので、少し迷います。
🎓最初はジッタSNRを見ます。ただし数字だけで判断せず、ジッタ付きサンプリング波形で前提の形や状態を確認し、SNR限界曲線で分布や変化の出方を合わせて読みます。波形図では、サンプル点の時間揺れが高周波ほど大きな振幅誤差になります。
🙋入力周波数を大きくするとジッタSNRが変わりそうなのは分かります。では、サンプリング周波数はどのくらい効いていると考えればいいですか？
🎓サンプリング周波数を少しずつ動かして量子化SNRの動きを見ると、支配している項が見えてきます。アパーチャジッタによるSNRは入力周波数と時間揺らぎの積で決まります。量子化SNRと合成すると、どちらが支配的かを判断できます。 1点の計算で終わらせず、実際にばらつきそうな範囲を往復させるのが大事です。
🙋サンプル誤差分布は何を見るための図ですか？普通のグラフだけでも判断できそうに見えます。
🎓サンプル誤差分布は、危険側に入る境界や、余裕が急に崩れる組み合わせを探すための図です。SNR曲線では、入力周波数を上げたときジッタ限界が量子化限界を下回る位置を見ます。 例えば高速ADCのクロックジッタ予算では、単一点の値より「少し条件がずれたらどうなるか」が効きます。
🙋では、ジッタSNRが基準内なら、この条件をそのまま採用してよいですか？
🎓ここでは初期検討として扱います。RF/IFサンプリングのENOB低下見積もりやクロック源選定時のSNR限界比較には役立ちますが、最終判断では規格値、実測値、詳細解析、メーカー条件で確認してください。誤差分布では、時間揺らぎがサンプル値に変換される幅を確認します。
実務での使い方
高速ADCのクロックジッタ予算。
RF/IFサンプリングのENOB低下見積もり。
クロック源選定時のSNR限界比較。
よくある質問
ジッタSNRと量子化SNRを先に見ます。次にジッタ付きサンプリング波形で前提の状態を確認し、SNR限界曲線で分布や変化の偏りを読みます。波形図では、サンプル点の時間揺れが高周波ほど大きな振幅誤差になります。
入力周波数を単独で動かしたあと、サンプリング周波数も同じ幅で動かしてジッタSNRの変化量を比べます。サンプル誤差分布を見ると、どの組み合わせで余裕や性能が急に変わるかを把握できます。
高速ADCのクロックジッタ予算に使います。単一点の数値ではなく、入力範囲を少し広げてジッタSNRの余裕が保てるかを確認すると、詳細解析へ進む前の論点整理に役立ちます。
アパーチャジッタによるSNRは入力周波数と時間揺らぎの積で決まります。量子化SNRと合成すると、どちらが支配的かを判断できます。最終判断では規格値、実測値、詳細解析、メーカー条件を確認してください。
使い方ガイド
- 入力周波数fin(MHz)とサンプリング周波数fs(MHz)を設定します。例：fin=100MHz、fs=500MHzの場合、ナイキスト周波数250MHzに対して高周波入力となります。
- ジッタ量(ps)を入力します。典型値：低ジッタクロック10ps、一般的なDDS50ps。シミュレーターはジッタ標準偏差σからSNR劣化を計算します。
- ADC分解能(bits)を指定します。例えば12bitでは量子化ステップ=Vref/4096となり、量子化SNRは6.02×12+1.76=74.0dBです。
- シミュレーション実行後、ジッタSNR、量子化SNR、合成SNRを比較し、実効ENOB(Effective Number of Bits)で総合性能を評価します。
具体的な計算例
既定条件（入力50MHz、サンプリング250MS/s、RMSジッタ1ps、12bit）の場合：量子化SNR=6.02×12+1.76=74.0dB。ジッタSNR=−20log₁₀(2π×50MHz×1ps)≒70.1dB。合成SNR=−10log₁₀(10^(−70.1/10)+10^(−74.0/10))≒68.6dB。実効ENOB=(68.6−1.76)/6.02≒11.10bitで、ジッタにより約0.9bit分の劣化が生じます。入力周波数を上げるほどジッタSNRが下がり、劣化が顕著になります。
実務での注意点
- RF信号処理(GHz帯)では単位時間当たりのジッタ誤差が位相ノイズとして蓄積するため、10ps以下の低ジッタクロック源(OCXO、PLL)が必須です。
- ジッタが周波数に比例して影響するため、fin/fs比が大きいほど(入力周波数が高いほど)SNR劣化が急速に進みます。設計段階で必要ENOB から逆算してジッタ仕様を決定してください。
- 14bit以上の高分解能ADC選定時は、サンプリングクロックのジッタ特性を回路基板レベルで検証し、パターン配線・電源ノイズ対策を実施する必要があります。
- ジッタとAliasing周波数成分の相互作用により、低周波帯でも高次高調波ノイズが発生する可能性があるため、アンチエイリアスフィルター設計も併せて検討してください。