交互式模拟器
ADC采样抖动和SNR劣化模拟器
通过波形、SNR曲线和误差分布来确认抖动在高频输入中如何削减SNR。
物理模型和关键公式
$$SNR_{jitter}=-20\log_{10}(2\pi f_{in}\sigma_t)$$
由孔径抖动引起的SNR由输入频率和时间摆动的乘积决定。与量子化SNR合并后，可以判断哪一个占主导。
如何阅读
在波形图中，采样点的时间摆动在高频时会成为较大的幅度误差。
在SNR曲线中，看输入频率上升时抖动限制低于量子化限制的位置。
在误差分布中，确认时间摆动转换为采样值的范围。
通过对话学习ADC采样抖动和SNR劣化
🙋在ADC采样抖动和SNR劣化中，应该首先查看什么？当改变输入频率时，图表和数值也会同时变化，这让我有点困惑。
🎓首先查看抖动SNR。但不仅仅看数字，还要在带抖动的采样波形中确认前提条件的形状和状态，再将SNR限制曲线的分布和变化方式合并阅读。在波形图中，采样点的时间摆动在高频时会成为较大的幅度误差。
🙋我看到增大输入频率似乎会改变抖动SNR。那么采样频率有多大影响呢？我应该如何考虑？
🎓通过逐步改变采样频率并观察量子化SNR的变化，可以看出哪一项占主导地位。由孔径抖动引起的SNR由输入频率和时间摆动的乘积决定。与量子化SNR合并后，可以判断哪一个占主导。一个数据点的计算是不够的，实际上很重要的是对可能波动的范围进行往返操作。
🙋采样误差分布图是用来做什么的？普通的图表似乎也能做出判断。
🎓采样误差分布用于寻找进入危险范围的边界或者余量会急剧崩溃的组合。在SNR曲线中，看输入频率上升时抖动限制低于量子化限制的位置。例如，在高速ADC的时钟抖动预算中，比单个点的值更重要的是"如果条件稍微变化会怎样"。
🙋那么，如果抖动SNR在标准范围内，我可以直接采用这个条件吗？
🎓这应该作为初期研究来处理。它对RF/IF采样的ENOB衰减估计和时钟源选择时的SNR限制比较很有用，但最终判断应该用规格值、实测值、详细分析和制造商条件来确认。在误差分布中，确认时间摆动转换为采样值的范围。
实际工作中的使用方法
高速ADC的时钟抖动预算。
RF/IF采样的ENOB衰减估计。
时钟源选择时的SNR限制比较。
常见问题
首先查看抖动SNR和量子化SNR。接下来在带抖动的采样波形中确认前提条件，然后在SNR限制曲线中读取分布和变化的偏差。在波形图中，采样点的时间摆动在高频时会成为较大的幅度误差。
单独改变输入频率后，再以相同幅度改变采样频率，比较抖动SNR的变化量。通过查看采样误差分布，可以了解哪种组合会使余量或性能发生急剧变化。
用于高速ADC的时钟抖动预算。与其关注单个点的数值，不如轻微扩大输入范围来确认抖动SNR的余量是否保持，这对详细分析前的论点整理很有帮助。
由孔径抖动引起的SNR由输入频率和时间摆动的乘积决定。与量子化SNR合并后，可以判断哪一个占主导。最终判断时，请确认规格值、实测值、详细分析和制造商条件。
使用指南
- 设置输入频率fin(MHz)和采样频率fs(MHz)。例如：fin=100MHz、fs=500MS/s时，相对于奈奎斯特频率250MHz是高频输入。
- 输入抖动量(ps)。典型值：低抖动时钟10ps，一般DDS 50ps。模拟器从抖动标准差σ计算SNR劣化。
- 指定ADC分辨率(bits)。例如12bit时，量子化步长=Vref/4096，量子化SNR为61.96dB。
- 运行模拟后，比较抖动SNR、量子化SNR和综合SNR，用有效ENOB(Effective Number of Bits)评估总体性能。
具体计算示例
100MHz正弦波采用1GHz采样、50ps抖动、14bit ADC的情况：量子化SNR=85.2dB。抖动SNR=-20log(2π×100MHz×50ps×√2)≈68.1dB。综合SNR=1/(10^(-8.52)+10^(-6.81))≈67.8dB。有效ENOB=(67.8-1.76)/6.02≈11.0bit，由抖动引起约3bit的性能劣化。这说明输入频率越高，抖动的影响越显著。
实际工作中的注意事项
- 在RF信号处理(GHz频段)中，单位时间内的抖动误差作为相位噪声累积，因此需要10ps以下的低抖动时钟源(OCXO、PLL)。
- 由于抖动与频率成正比地影响，fin/fs比越大(输入频率越高)，SNR劣化的进行速度就越快。在设计阶段应从所需ENOB反推来确定抖动规格。
- 选择14bit以上的高分辨率ADC时，需要在电路板级验证采样时钟的抖动特性，并实施图案布线和电源噪声对策。
- 由于抖动与混叠频率分量的相互作用，即使在低频段也可能产生高阶谐波噪声，因此需要并行考虑防混淆滤波器的设计。