阻抗匹配（SI）——终端设计·反射抑制·DDR5 ODT
理论与物理
概述 — 为何仅“匹配到50Ω”是不够的
老师，阻抗匹配不就是匹配到50Ω吗？在特性阻抗50Ω的传输线上接一个50Ω的终端不就行了吗？
如果只考虑DC（直流）的话，确实如此。但在SI（信号完整性）的世界里，信号包含从DC到奈奎斯特频率的宽带成分。例如，28 Gbps NRZ信号需要管理到14 GHz，56 Gbps PAM4信号则需要管理到14 GHz（波特率28 Gbaud）的带宽。
啊？50Ω会随频率变化吗？
会变化的。PCB的特性阻抗会因导体的趋肤效应导致的电阻增加、以及基板介质的介电常数频率色散（Dk, Df的变化）而发生波动。低频时 $Z_0$ 看起来较大，高频时则接近标称值。此外，驱动器或接收器的输入输出阻抗也是频率相关的。因此，“在全频带内管理匹配”是SI的本质。
原来如此...那么如果发生阻抗失配，实际上会有什么问题呢？
如果存在失配，信号的一部分会反射回去。这些反射来回振荡，会在接收端波形上产生振铃或过冲，导致眼图闭合。例如，对于PCIe Gen5（32 GT/s），1 UI只有约31 ps。即使只有百分之几的反射，也会在这个时间窗口内恶化抖动或ISI（符号间干扰）。
反射系数与VSWR
反射的程度可以定量测量吗？
用反射系数 $\Gamma$（伽马）来测量。它由传输线的特性阻抗 $Z_0$ 和负载阻抗 $Z_L$ 定义如下。
$\Gamma = 0$ 表示完全匹配（无反射），$\Gamma = +1$ 表示开路端（全反射，同相），$\Gamma = -1$ 表示短路端（全反射，反相）。在SI中，通常以 $|\Gamma| < 0.1$（回波损耗 $-20\log_{10}|\Gamma| > 20$ dB）为目标。
我也经常看到VSWR，它和反射系数有什么区别？
VSWR（电压驻波比）是用另一种尺度表示的反射系数。
完全匹配时 $\text{VSWR} = 1$，全反射时 $\text{VSWR} \to \infty$。在RF/微波领域VSWR用得较多，但在SI中更常用 $S_{11}$（回波损耗）的dB表示。两者本质上都是 $\Gamma$ 的转换表达。
| $|\Gamma|$ | 回波损耗 (dB) | VSWR | 反射功率 | SI质量 |
|---|---|---|---|---|
| 0 | $\infty$ | 1.00 | 0% | 理想 |
| 0.05 | 26.0 | 1.11 | 0.25% | 优秀 |
| 0.10 | 20.0 | 1.22 | 1% | 良好（一般目标） |
| 0.20 | 14.0 | 1.50 | 4% | 需注意 |
| 0.33 | 9.5 | 2.00 | 11% | 有问题 |
特性阻抗的频率依赖性
刚才您说“50Ω会随频率变化”，那用什么公式表示呢？
传输线的一般特性阻抗用分布参数电路的RLGC参数描述。
这里 $R(f)$ 是由于趋肤效应而随 $\sqrt{f}$ 比例增加的导体电阻，$L(f)$ 是高频时内部电感减少的单位长度电感，$G(f)$ 是依赖于介质损耗的电导，$C(f)$ 是因介电常数色散而变化的单位长度电容。
也就是说，低频时R起主导作用，Z0变大；高频时L和C起主导作用，接近标称值...是这样吗？
没错。在高频极限下，$R \ll \omega L$, $G \ll \omega C$ 成立，因此 $Z_0 \approx \sqrt{L/C}$ 收敛。这就是所谓的“标称50Ω”。但在100 MHz以下，$R$ 项不可忽略，阻抗会有相当大的波动。这就是为什么即使像DDR5这样时钟频率为数GHz，也必须考虑整个信号带宽（DC~奈奎斯特频率）的原因。
匹配网络设计的数学原理
有时候单靠一个电阻无法匹配吗？
当然。要匹配复阻抗（具有电抗分量的负载），就需要L型、T型、π型匹配网络。对于L型网络，要将源阻抗 $Z_S = R_S$ 与负载 $Z_L = R_L + jX_L$ 匹配，需要根据以下条件设计并联和串联电抗。
这里 $R_{\text{high}}$ 是 $R_S, R_L$ 中较大的一个，$R_{\text{low}}$ 是较小的一个。确定 $Q$ 后，就可以设计并联元件的电抗 $X_P = R_{\text{high}} / Q$ 和串联元件的电抗 $X_S = Q \cdot R_{\text{low}}$。但这只是单频点匹配，要实现宽带匹配，就需要多级阶梯匹配。
宽带匹配具体怎么做呢？
有将λ/4变换器（Quarter-wave transformer）阶梯式排列的二项式匹配和切比雪夫匹配。N级匹配器的回波损耗带宽随级数增加而变宽。在数字SI中，虽然吸收型匹配（使用终端电阻）比纯LC匹配更主流，但在连接器或封装的过渡部分，会使用阻抗阶梯变化设计。
史密斯圆图设计
史密斯圆图在SI中也用吗？感觉它RF领域的印象更强。
非常常用。用VNA（矢量网络分析仪）测量S参数时，$S_{11}$（回波损耗）会绘制在史密斯圆图上。此时，沿着频率扫描，阻抗轨迹离圆图中心（完全匹配点）有多远，一眼就能看出匹配的质量。
例如，观察某个差分对的 $S_{dd11}$ 在史密斯圆图上的表现，如果低频区域向感性（圆图上半部分）偏移，则可以用串联电容来补偿。如果高频向容性偏移，就需要减小焊盘的寄生电容。这种直观的判断是史密斯圆图的优势。
反射系数的推导与物理意义
- 反射系数 $\Gamma$：传输线上传播的电压波到达不连续点时，反射波 $V^-$ 与入射波 $V^+$ 之比。$\Gamma = V^-/V^+$。表示驱动器发出的信号能量中未被负载吸收而返回的比例。日常比喻类似于水池壁上的水波反弹。壁的硬度（阻抗差）越大，反射越强。
- 传输系数 $T = 1 + \Gamma$：通过不连续点到达负载侧的电压波之比。反射与传输的关系基于能量守恒定律。
- 回波损耗 $RL = -20\log_{10}|\Gamma|$ [dB]：用dB表示反射程度。值越大匹配越好。SI通道通常以15~25 dB为目标。
- 多重反射：如果驱动器侧和接收器侧都存在失配，反射波会来回振荡。用弹跳图（格子图）在时间轴上追踪这种行为。如果来回衰减不足，振铃会持续到下一个比特周期（ISI：符号间干扰）。
频率相关RLGC模型的详细说明
- 趋肤效应导致的 $R(f)$ 增加：$R(f) = R_{dc} + R_{ac}\sqrt{f}$。高频电流集中在导体表面，导致有效截面积减少。由趋肤深度 $\delta = \sqrt{2/(\omega\mu\sigma)}$ 决定。
- 介电常数色散：FR-4基板中，$D_k$（介电常数）在10 GHz以上会下降2~5%，$D_f$（损耗角正切）也依赖于频率。用Wideband Debye / Djordjevic-Sarkar模型近似。
- 表面粗糙度效应：铜箔表面的粗糙度在GHz频段会使导体损耗增加20~40%。用Hammerstad-Jensen模型或Huray snowball模型校正。
- 适用范围限制：当TEM/准TEM模式的假设失效的频率（对于微带线，当λ/4接近走线宽度的频段），需要进行全波3D电磁场分析。
反射与传输的主要参数
| 变量 | 单位 | 典型值·注意事项 |
|---|---|---|
| $Z_0$（特性阻抗） | Ω | 单端：50Ω，差分：85~100Ω。由PCB叠层决定 |
| $\Gamma$（反射系数） | 无量纲 | 复数。大小0~1。SI中一般目标为$|Γ|<0.1$ |
| $S_{11}$（回波损耗） | dB | $-20\log_{10}|\Gamma|$。20 dB以上为良好 |
| $T_d$（传播延迟） | ps/mm | FR-4约6.7 ps/mm。与 $\sqrt{D_k}$ 成正比 |
| IL（插入损耗） | dB/inch | PCIe Gen5为-35 dB@16 GHz（整个通道） |
终端方式与实现
串联终端（源端匹配）
终端有好几种吗？请先告诉我最简单的那种。
最常用的是串联终端（源端匹配）。在驱动器输出端串联一个电阻 $R_s$。使其与驱动器输出阻抗 $Z_{out}$ 之和等于传输线的 $Z_0$。
例如，$Z_0 = 50\,\Omega$，驱动器 $Z_{out} = 17\,\Omega$，则接入 $R_s = 33\,\Omega$。从驱动器发出的信号在 $R_s$ 和 $Z_0$ 上分压，因此在传输线上传播的初始电压为 $V_{DD}/2$。在接收端（开路端）全反射后回到 $V_{DD}$。
啊？那意思是初始时刻接收器只能得到一半电压吗？
是的，反射波返回后才达到满幅。也就是说，信号稳定需要往返延迟的两倍时间（2 $T_d$）。对于短线这不是问题，但对于长线，延迟就需要注意了。反过来，优点是功耗小。因为几乎没有DC电流流过。在DDR4/5的时钟线和命令线中，这种源端匹配是标准做法。
并联终端（并行终端）
那如果希望在反射返回前就得到满幅电压呢？
使用并联终端，在接收端（负载侧）将阻值与 $Z_0$ 相同的电阻接地或接电源。入射波到达接收器的瞬间就被吸收，因此反射几乎为零。只需单程延迟即可获得满幅电压。
那不是最强吗？为什么不全用这个呢？
因为DC电流持续流过，所以功耗大。50Ω上加3.3V会产生66 mA电流，消耗220 mW功率。如果总线有32根数据线，总功耗就是7 W。这在移动设备中是致命的。因此，点对点布线用源端匹配，总线型（1:N）布线用并联终端，需要区分使用。
AC终端（RC终端）
既想降低功耗，又想抑制反射，这种奢侈的要求不行吗？
这时就轮到AC终端（RC终端）登场了。在接收端将电阻 $R$ 和电容 $C$ 串联后接地。对于高频成分（信号边沿），$R$ 提供匹配并吸收反射；对于DC，电容会阻断，因此没有稳态电流。
设计要点是，RC时间常数 $\tau = RC$ 要比信号的比特周期足够大。通常取 $C = 30\text{〜}100$ pF，$R = Z_0 = 50\,\Omega$。AC终端的弱点是，对于突发信号或随机码型，电容的充电电压可能会漂移，导致DC偏置偏移。它更多用于低速~中速的并行总线，而非内存总线。
戴维南终端
我也听说过戴维南终端，它有什么不同？
这是在接收端连接两个电阻（$R_1$ 接 $V_{DD}$，$R_2$ 接 GND），同时实现等效的 $Z_0$ 并联终端和DC偏置的方式。戴维南等效阻抗为 $R_1 \parallel R_2 = R_1 R_2 / (R_1 + R_2)$，戴维南等效电压为 $V_{TH} = V_{DD} \cdot R_2 / (R_1 + R_2)$。用于需要总线电平偏置的场合，如GTL+总线或LVDS。
ODT（片上终端）
看DDR5的规格书，有很多“ODT”设置项，那是什么？
ODT（On-Die Termination）是一项在内存芯片内部集成可编程终端电阻的技术。首次在DDR3中引入，并随着世代更迭而进化。由于无需外接终端电阻，使得残桩长度（封装引脚到终端电阻间的走线）几乎为零，从而大幅抑制了高频反射。
DDR5具体能选哪些值呢？
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