阻抗匹配（SI）— 端接设计·反射抑制·DDR5 ODT

如果只是直流的话你说得没错。但在SI（信号完整性）的世界中，信号包含从DC到奈奎斯特频率的宽带成分。比如28 Gbps NRZ信号，带宽覆盖DC到14 GHz；56 Gbps PAM4也是到14 GHz（波特率28 Gbaud）。这样的宽带范围内都需要管理阻抗匹配。

会的。PCB的特性阻抗会因为导体的表皮效应引起的电阻增加，以及基板介质的介电率频率分散（Dk、Df的变化）而变化。低频时$Z_0$看起来比较大，高频逐渐接近公称值。另外，驱动器和接收器的输入输出阻抗也都随频率变化。所以"在全带宽范围内管理阻抗匹配"才是SI的本质。

不匹配会导致信号反射，一部分能量返回。这个反射信号来回往返，会在接收端产生振铃和过冲，眼图闭合。比如PCIe Gen5（32 GT/s），1个UI仅有约31 ps。即使只有几个百分点的反射，也会在这个时间范围内引起抖动和符号间干扰（ISI），严重影响信号质量。

用反射系数$\Gamma$（gamma）来量化。根据传输线特性阻抗$Z_0$和负载阻抗$Z_L$定义如下。

$\Gamma = 0$是完全匹配（无反射），$\Gamma = +1$是开路（全反射，同相），$\Gamma = -1$是短路（全反射，反相）。在SI中一般目标是$|\Gamma| < 0.1$（回损$-20\log_{10}|\Gamma| > 20$ dB）。

VSWR（电压驻波比）是用另一种方式表达反射系数。

完全匹配时VSWR=1，全反射时VSWR趋向无穷。在RF/微波领域常用VSWR，但在SI中更常见用$S_{11}$的dB表示回损。不管怎样都是对$\Gamma$的不同表达方式。

传输线的一般特性阻抗由分布参数电路的RLGC参数描述。

其中$R(f)$是因表皮效应按$\sqrt{f}$增长的导体电阻，$L(f)$是高频时内部电感减小的单位长电感，$G(f)$是因介质损耗变化的导纳，$C(f)$是因介电率色散变化的单位长电容。

正是这样。在高频极限下$R \ll \omega L$、$G \ll \omega C$，所以$Z_0 \approx \sqrt{L/C}$收敛到常数。这就是"公称50Ω"。但在100 MHz以下，R项不能忽视，阻抗有较大波动。DDR5虽然时钟频率数GHz，但信号的整个频谱（DC到奈奎斯特）都要考虑，所以不能忽视低频阻抗变化。

当然有。当负载是复阻抗（包含反应分量）时，需要L型、T型、π型等匹配网络。以L型为例，要匹配源阻抗$Z_S = R_S$和复杂负载$Z_L = R_L + jX_L$，需要按下式确定品质因数。

这里$R_{\text{high}}$是$R_S$和$R_L$中较大的，$R_{\text{low}}$是较小的。确定$Q$后，并联元件的反应$X_P = R_{\text{high}} / Q$，串联元件的反应$X_S = Q \cdot R_{\text{low}}$就可以算出。但这只是单频率匹配，宽带匹配需要多段阶跃匹配。

有λ/4变压器（Quarter-wave transformer）的二项式匹配和切比雪夫匹配等。N段匹配器的回损带宽随段数增加而扩展。数字SI中，比纯LC匹配更常用吸收型端接（用电阻吸收反射）。但在连接器、封装的过渡部分会用阻抗阶跃变化设计。

非常常用。用VNA（矢量网络分析仪）测$S$参数时，$S_{11}$（回损）就直接画在Smith图上。沿着频率扫描，可以直观看出阻抗轨迹离匹配中心（图心）有多远，品质一目了然。

比如测某个差分对的$S_{dd11}$，在Smith图上看到低频侧偏到上半部分（感性），就可以用串联电容补偿。高频侧偏到下半部分（容性），就需要减少焊盘寄生容量。这样的直观判断是Smith图的强项。

最常用的是串联端接（源端接）。在驱动器输出端串联一个电阻$R_s$。使驱动器的输出阻抗$Z_{out}$加上$R_s$之和等于传输线的$Z_0$。

举例，$Z_0 = 50\,\Omega$、驱动器$Z_{out} = 17\,\Omega$，就要加$R_s = 33\,\Omega$。驱动器输出的信号被$R_s$和$Z_0$分压，传输线上的初始电压是$V_{DD}/2$。到达接收端（开路）后全反射回来，最后才变成$V_{DD}$。

是的。反射波返回后才能达到满幅值。信号稳定下来需要往返延迟的2倍（2$T_d$）。短线路问题不大，但长线路延迟会很明显。反过来说，功耗很小，基本没有直流流动。DDR4/5的时钟和命令线就是用源端接的标准做法。

在接收端（负载端）用和$Z_0$相同的电阻接地或接电源——并联端接。入射波到达接收器时就被吸收，反射基本为零。只需一个片道延迟就能得到满幅值。

直流功耗巨大。50Ω接3.3V就有66 mA电流，消耗220 mW。如果32条数据线都这样，总功耗达7 W。手机等移动设备无法承受。所以点对点线路用源端接，总线型（1:N）用并联端接。根据不同场景权衡。

有，AC端接（RC端接）。在接收端串联一个电阻$R$和电容$C$后接地。信号边沿（高频成分）用$R$来匹配和吸收反射，而直流被电容阻隔，就没有静态功耗。

关键是RC时常数$\tau = RC$要远大于信号比特周期。一般选$C = 30\text{～}100$ pF、$R = Z_0 = 50\,\Omega$。AC端接的弱点是突发信号或随机码时，电容充电电压漂移，直流工作点可能偏移。所以多用在低速～中速并行总线，不太用于高速内存。

在接收端接两个电阻——一个$R_1$接$V_{DD}$、一个$R_2$接GND。这样既能实现$Z_0$的并联端接效果，又能通过分压提供直流工作点。Thevenin等效阻抗$R_1 \parallel R_2 = R_1 R_2 / (R_1 + R_2)$，Thevenin等效电压$V_{TH} = V_{DD} \cdot R_2 / (R_1 + R_2)$。GTL+总线或LVDS需要总线偏置的情况就用这个。

ODT（On-Die Termination）是在内存芯片的晶粒内部集成可编程的端接电阻的技术。从DDR3开始就有了，每代都在进化。用片上端接替代外置电阻，焊盘到端接的配线（stub）长度几乎为零，大幅降低高频反射。

DDR5的ODT有34 / 40 / 48 / 60 / 80 / 120 / 240 Ω七个档位可选。而且Write、Read、Idle三个工作模式可以分别设置不同的ODT值。例如Write时DRAM是接收器，设ODT=48Ω来端接；Read时DRAM是驱动器，设ODT=High-Z（无效）。这些通过模式寄存器（MR）编程控制。

用通道仿真选。结合DRAM厂家提供的IBIS模型和PCB的传输线$S$参数，对所有ODT值组合扫描，找眼图裕度最大的配置。实务中先用SPICE或ADS/HyperLynx做仿真扫描，再在实际板子上做TDR测量和误码率（BER）测试验证。

现代SI设计的起点是"通道仿真"。大致步骤如下。

工具来帮。例如Keysight ADS的Channel Simulation功能可以自动从$S$参数和收发器模型生成眼图，统计计算BER=10^{-12}时的裕度。Ansys Links、Cadence Sigrity都有类似功能。

传输线的$Z_0$由走线宽、介质厚、铜厚、相对介电率决定。微带线的近似公式是——

$h$是介质厚、$w$是走线宽、$t$是铜厚、$\varepsilon_r$是相对介电率。要在FR-4（$\varepsilon_r \approx 4.2$）、$h=100\,\mu m$下实现50Ω，$w$约180 μm。刻蚀误差导致宽度±20%变化，$Z_0$就可能偏移±5Ω，所以和PCB厂需要仔细沟通规格。

±10%是业界标准。50Ω ±10%就是45～55Ω的范围。此时最坏反射系数$\Gamma = (55-50)/(55+50) = 0.048$，回损约26 dB。多数应用能接受。但112 Gbps PAM4这样的超高速可能要求±5%，那就需要低损耗基板（Megtron6、IS680等）和TDR coupon测量来管理。

DDR5相比DDR4有三大变化。

例如Write时DRAM ODT（7档）× 控制器驱动强度（3～5档）× DQS ODT（7档）× 上升沿速率设置（2～3档），就几百种。加上DIMM间配线长差、VREF、均衡器有无，就几千种组合。所以必须写脚本自动化扫描全部组合来找最优。

PCIe是差分信号，Gen5 32 GT/s NRZ、Gen6 64 GT/s PAM4。收发芯片内置50Ω端接（on-die），外部不用加端接。但关键是不连续点的管理——连接器、Via、参考平面切换、封装BGA。每个不连续都会产生反射，累积起来会超过规格回损。

PCIe Gen5规格要求通道整体$S_{dd11} < -10$ dB@16 GHz、插入损失$IL < -35$ dB@16 GHz。如果一个Via的回损是-15 dB，通过5个Via后累积反射就接近规格极限。所以需要背钻（Via stub移除）或anti-pad优化。

SI工具分三层。①2D场求解器（断面分析，算$Z_0$），②3D全波求解器（Via、连接器的$S$参数），③通道仿真器（时域波形和眼图）。实务中三层联动使用。

有的。OpenEMS是开源FDTD求解器，能提取$S$参数。QUCS-S（SPICE联动）可以在Smith图上做匹配设计。KiCad的PCB编辑器内置阻抗计算器。商业工具比起来功能受限，但学习足够了。

112 Gbps PAM4（波特率56 Gbaud，奈奎斯特28 GHz）时传统设计裕度严重不足。具体变化——

最近的研究热点就是这个。贝叶斯优化或高斯过程可以从少量仿真点构建眼图裕度的代理模型，高效搜索最优ODT和均衡器配置。DesignCon 2025就有多篇论文讨论这个。

效果显著：传统全扫（数千个case×各10分钟）用贝叶斯优化只需50～100个case就能找到最优。计算时间减1/50。但代理模型有陷入局部最优的风险，最后必须用完整仿真验证。

UCIe或BoW这些chiplet互连的配线长度毫米级，非常短。但通过硅中介层或桥片，经过微凸点、TSV、重布线层的多个不连续点。每个点都要单独管理阻抗匹配。

有趣的是，传输路径变成了硅基板上的重布线层（RDL）。硅的相对介电率约11.7，是FR-4的4倍，所以$Z_0$会比较低。25～35Ω设计的例子也有。50Ω的常识在这里不再适用。

眼图闭合的原因三大类——损耗（插入损失IL）、反射（回损RL）、串扰（NEXT/FEXT）。先在频域看$S_{21}$（IL）和$S_{11}$（RL）。

TDR波形上冲是阻抗高（感性不连续），下冲是阻抗低（容性不连续）。比如BGA下的扇形Via显示下冲，说明Via的寄生容量大，扩大anti-pad尺寸能减小容性。连接器部分上冲，就在连接器周围加GND Via降低阻抗。

常见症状和对策如下。

10 GHz以上的频率，"小孔"也是巨大的阻抗不连续点。通孔Via的典型问题是stub共振。例如在12层板上从L3走线到L10的Via，L10以下的stub（未接部分）在特定频率共振，产生深的插入损失凹陷（notch）。

共振频率估算$f_{res} = c / (4 \cdot l_{stub} \cdot \sqrt{\varepsilon_r})$。例如stub长1.0 mm、$\varepsilon_r = 4.0$，$f_{res} \approx 37.5$ GHz。28 Gbps NRZ没问题，但56 Gbps PAM4的14 GHz倍数有可能触发。解决办法是背钻（钻掉stub）、盲孔或激光Via。

大家最初都是这么想的。重点是要记住："频率不同阻抗不同""每个不连续点都会反射""端接方式有权衡"这三条。然后用通道仿真定量验证——这就是SI工程师的基本功。