通过TDR分析进行PCB信号完整性评估
通过TDR分析进行PCB信号完整性评估的理论基础
什么是TDR
老师，TDR能找到PCB的什么问题？我在SI工作中听过"进行TDR"，但不太明白该看什么…
简单来说，TDR是"基板版本的雷达"。向PCB配线发送高速阶跃信号，观察从何处、以多大强度返回反射波。反射波形可以显示via的阻抗不连续、连接器的寄生电容、配线宽度变化、参考平面（GND平面）缺失——这些都会在波形上显示为"阶跃"。
雷达的原理一样啊！但为什么一定要用TDR看？用VNA测量S参数有什么不同吗？
问得好。VNA的S参数是频率域数据，看的是"整个传输路径"的特性。而TDR在时间轴上，可以直观地看"问题在哪个位置"。例如从连接器开始30mm处的via阻抗跳升，在TDR波形上一目了然。实务中两者都用，但要确定"什么地方坏了"时，TDR圧倒性地更方便。
所以TDR的强点是"能定位故障"。具体发送什么样的信号？
TDR仪器产生阶跃函数（上升时间约20～35ps）。这个阶跃信号沿传输路径传播，在阻抗变化的地方有一部分反射回来。反射系数 $\rho$ 由以下公式表示：
这里 $Z_0$ 是系统的参考阻抗（通常为50 $\Omega$），$Z_L$ 是不连续点处的阻抗。$\rho > 0$ 表示阻抗升高（感应性不连续），$\rho < 0$ 表示阻抗降低（容性不连续）。
反射系数与阻抗profile
知道了反射系数，就能计算配线的阻抗吗？
正是这样。从TDR波形中读出时刻 $t$ 的反射系数 $\rho(t)$，该位置的阻抗为：
沿时间轴绘制这个值，就是阻抗profile。SI工程师看这个profile来判断"这里偏离50 $\Omega$"、"via处跳到55 $\Omega$"、"连接器处降到45 $\Omega$"。对于DDR5存储器配线设计，通常要求在 $\pm 5\%$（47.5～52.5 $\Omega$）范围内。
咦！只看波形就能进行配线的"健康诊断"。但怎样从时间轴数据确定"位置"呢？
空间分辨率与上升时间
时间和位置的转换很简单。信号在传输路径上往返，所以时间差 $\Delta t$ 对应的空间距离为：
这里 $v_p$ 是传输路径中的信号传播速度。在FR-4基板（$\varepsilon_r \approx 4.0$）上，$v_p \approx 1.5 \times 10^8$ m/s（光速的大约一半）。TDR仪器的上升时间 $t_r$ 决定了空间分辨率：
例如当 $t_r = 20$ ps时，$\Delta x_{\min} \approx 1.5$ mm。也就是说1.5mm以下的短不连续无法分离观察。DDR5和PCIe Gen5/6级别高速设计中，需要上升时间小于20ps的TDR仪器，这几乎是必不可少的。
上升时间越短，细微不连续就越能看到。实际PCB中什么不连续最成问题？
不连续点的TDR特征
现场最常见的有以下4种：
| 不连续点 | TDR波形特征 | 物理原因 | 典型影响 |
|---|---|---|---|
| Via（through-hole/blind） | 容性凹陷（向下阶跃） | Stub容量、焊盘容量 | 50→42 $\Omega$ 左右下降 |
| 连接器接头 | 感应性峰值+容性凹陷的复合 | 引脚电感、寄生电容 | $\pm$10 $\Omega$ 的波动 |
| 配线宽度变化 | 缓慢的阻抗变化 | 蚀刻偏差、预浸材厚度变化 | $\pm$3～5 $\Omega$ |
| GND平面缺失 | 大的感应性阶跃（向上） | 回流路径断裂 | 50→70 $\Omega$ 以上 |
啊，via是容性向下，GND平面缺失是感应性向上。通过波形上下的方向就能判断原因是吧？
正是如此。$\rho > 0$（波形向上跳）表示阻抗升高=感应性不连续。$\rho < 0$（向下掉）表示阻抗降低=容性不连续。把这个装在脑子里，TDR波形的读解速度会大幅提升。
TDR是雷达的"基板版"——原理完全相同
TDR（时间域反射测量）的原理和飞机雷达本质相同。发出脉冲，等反射回来，根据往返时间判断对象的位置。不同的只是规模——雷达用微秒测数百公里，TDR用皮秒测几厘米。TDR原本是电力公司用来定位电缆断点的技术，后来在GHz级高速数字设计中复活，成为"基板的X光片"。50 $\Omega$ 直线设计期望的配线真的是那样吗，TDR骗不了。
通过TDR分析进行PCB信号完整性评估的数值计算方法
仿真TDR的提取方法
不用实测，用仿真也能生成TDR波形吗？
当然可以。实测TDR和仿真TDR重叠，验证FEM模型的有效性——这是SI工程师的标准工作流程。仿真TDR获取方法有两种：
- 直接法（时间域）：用FDTD或FIT输入阶跃信号，直接观测反射波。CST Studio Suite擅长这个
- 间接法（频率→时间转换）：用FEM扫频计算S参数（$S_{11}$），用逆FFT转换为TDR波形。用HFSS/SIwave是标准做法
实务中间接法更常见。原因是频率域分析的网格要求较轻，能利用已有的S参数数据。
从S参数生成TDR波形，具体怎么做？
有 $S_{11}(f)$ 数据的话，按以下步骤转换：
- $S_{11}(f)$ 乘以阶跃函数的频谱 $V_{\text{step}}(f) = 1/(j2\pi f)$
- 用逆FFT（IFFT）得到时间域反射波形 $v_{\text{refl}}(t)$
- 入射阶跃加上反射波构成TDR电压波形：$V_{\text{TDR}}(t) = V_0 + v_{\text{refl}}(t)$
- 转换为阻抗：$Z(t) = Z_0 \cdot V_{\text{TDR}}(t) / (2V_0 - V_{\text{TDR}}(t))$
频率数据的上限决定了带宽，下限决定了TDR波形的时间长度。例如 $f_{\max} = 20$ GHz时，有效上升时间约 $0.35/f_{\max} \approx 17.5$ ps。
传输线路建模
除了3D全波分析还有其他方法吗？整个基板用3D分析似乎太麻烦…
现场的用法是"区分场景"很重要。传输线建模有3个层级：
| 方法 | 对象 | 精度 | 计算成本 | 代表工具 |
|---|---|---|---|---|
| 2D截面分析 | 配线的RLGC参数提取 | 配线部分精度高 | 秒～分 | SIwave, Polar Si9000 |
| 2.5D（MoM/BEM） | 封装·via阵列 | 中～高 | 分～小时 | SIwave, Momentum |
| 3D全波 | 连接器·复杂via结构 | 最高 | 小时～天 | HFSS, CST |
实务中的常规做法是"配线部分用2D截面分析提取RLGC→via和连接器只用3D全波→在电路仿真器里整体连接合成TDR波形"。全部用3D解的话往往是计算资源浪费。
全波分析 vs 电路提取
全波分析和电路模型提取区别在哪？哪个要信任？
全波分析（FEM/FDTD/MoM）直接解麦克斯韦方程，理论上最准确。但结果品质取决于网格品质、端口设置、材料参数精度。电路模型提取是把全波结果变成RLC等价电路。优点是：
- 能用SPICE系仿真器（HSpice、ADS）进行快速瞬态分析
- 和驱动/接收器的IBIS模型组合，能做系统级的TDR/眼睛图评估
- 参数研究（改变配线长度、调整端接电阻等）速度压倒性快
注意事项是"等价电路只在全波分析的频率范围内有效"。从20 GHz分析提取的等价电路用在56 Gbaud NRZ设计上有风险。
通过TDR分析进行PCB信号完整性评估的实务应用
TDR测量设置
实际进行TDR测量时需要什么仪器和准备？
TDR测量需要的东西是这样的：
| 项目 | 规格例 | 说明 |
|---|---|---|
| 带TDR模块的示波器 | Keysight DCA-X 86100D / Tektronix DSA8300 | 带宽50～70 GHz，上升时间20～35ps |
| 探针或SMA电缆 | 相位稳定型半刚性电缆 | 接地引脚长度最短化 |
| 校准基板 | 开路/短路/负载/通过 | 用OSLT校准定义测量面 |
| 测试基板上的SMA焊盘 | DUT输入端的SMA连接器焊盘 | 比直接探测重复性高 |
校准和VNA一样需要吗？到哪里才算校准完？
理想状态是校准到DUT入口，也就是SMA连接器尖端。这叫"连接器尖端校准"。校准不足的话，连接器本身的阻抗变化会和DUT特性混在一起，分不清是连接器的问题还是DUT的问题。量产评估基板上设SMA焊盘的理由就在这里——把探针随意按基板上的方法，接地引脚电感会在波形上产生多余的阶跃，本来是真实的阻抗变化还是探针的影响就搞不清了。
模型相关性
"相关性"这词常听到，具体怎么做？就是把实测和仿真的波形重叠吗？
"重叠"只是第一步。模型和实测的相关性检证的手顺是这样的：
- 获取实测TDR波形——用校准完的测量系统记录阻抗profile
- 获取仿真TDR波形——把同一DUT的3D模型用S参数算出来，通过IFFT转换为TDR
- 时间轴对齐——测量面（参考平面）位置匹配。调整延迟使电气长度一致
- 波形重叠评估差异——阻抗绝对值差在 $\pm 2.5\,\Omega$（50 $\Omega$ 系统的 $\pm 5\%$）以内吗
- 不一致处的参数调整——主要调整参数有这3个：
| 参数 | 影响TDR的特征 | 调整方向 |
|---|---|---|
| 基板相对介电常数 $\varepsilon_r$ | 整体阻抗电平·延迟 | 从Dk值카카로그 $\pm 5\%$ 微调 |
| 导体表面粗糙度（Rz） | 损耗引起的TDR波形倾斜 | Huray/Hammerstad-Jensen模型的粗糙参数 |
| Via形状（焊盘直径、反焊盘直径、stub长） | Via通过部分的容性凹陷 | 制造公差范围内的形状修改 |
相关性取得了就说这个模型"可信"了吗？
对，相关性取得的模型可以当作"经过验证的（Validated）模型"来用。下一代产品的设计变更——比如增加via数、改变配线层——都可以只用仿真来评估。就不用每次都做原型和实测，设计周期能大幅缩短。这就是SI中V&V（验证与有效性）的实践形式。
时间门控与去嵌入
时间门控是什么？精度提高的技巧吗？
时间门控是在TDR波形上"设置特定时间窗，只提取那一段"的方法。例如连接器→配线→via→配线→连接器这样的路径上进行TDR时，要去掉连接器的反射只看配线和via的特性的场景。设定时间窗（gate）来屏蔽连接器部分，就能只提取DUT（被测器件）本体的阻抗。
"去嵌入"也常听，和时间门控不是一回事吗？
相似但严格讲不一样。时间门控是时间域过滤的近似方法，窗口函数选择会产生人工制品。去嵌入（De-embedding）更严密，把test fixture（连接器+焊盘+配线）的S参数矩阵从整个测量系统的S参数中数学上除掉：
这里 $[T]$ 是各段的传输矩阵（T矩阵）。需要事先测得或用"两倍Thru法"估算fixture的特性，但比时间门控更准确地提取DUT本体特性。56 Gbaud PAM4这个级别高速接口上，不做去嵌入的测量可信度比较低。
实务检查清单
TDR分析在实务中转起来时，最低限度要检查哪些点？
- 测量前：进行OSLT校准，验证电缆的相位稳定性，等基板温度稳定（相对介电常数与温度有关）
- 测量时：差动对用双通道同时测（分离奇数模/偶数模），多次测量验证重复性
- 仿真侧：确认基板stackup信息（层结构·Dk·Df）输入，反映via是否反钻孔，应用导体表面粗糙模型
- 相关性：参考平面位置一致，阻抗偏差 $\leq \pm 5\%$，延迟偏差 $\leq \pm 3\%$
- 判定基准：对象规范的阻抗规范（DDR5: 40 $\Omega$ diff / PCIe: 85 $\Omega$ diff / USB4: 85 $\Omega$ diff $\pm 10\%$）
TDR探针的接地引脚长度毁掉测量精度
TDR测量最常见的坑是"探针的接地引脚"长度。基板测量点放探针时，接地引脚稍稍长一点（比如10mm）就会产生电感，在TDR波形上产生多余的阶跃，搞不清是真实的阻抗变化还是探针的影响。实务中要么基板上设TDR专用SMA焊盘直接连接，要么用低电感探针。高速设计中"测量冶具的设计"也是TDR分析的重要一环。
通过TDR分析进行PCB信号完整性评估的通过TDR分析进行PCB信号完整性评估软件与求解器比较
TDR计量仪器
TDR测量仪器具体有什么产品？
| 厂家 | 主要产品 | 带宽 | 上升时间 | 特点 |
|---|---|---|---|---|
| Keysight | DCA-X 86100D + 54754A TDR模块 | 70 GHz | 17 ps | SI业界的事实标准。IConnect联动 |
| Tektronix | DSA8300 + 80E10B模块 | 50 GHz | 20 ps | 差分TDR/TDT同时测。IConnect兼容 |
| Picotest | Bode 100 + TDR选项 | 10 GHz | 50 ps | 低成本。和PDN分析的一体化 |
超过25 Gbps的高速数字设计几乎必须要Keysight DCA-X或Tektronix DSA8300。近年示波器内置SI软件，能用实机进行"TDR+眼睛图"的统合评估，这已成为标配的趋势。
SI仿真工具
仿真侧有什么主流工具？能输出TDR波形的？
| 工具 | 开发方 | 方法 | TDR对应 | 强项 |
|---|---|---|---|---|
| Ansys HFSS | Ansys Inc. | FEM（3D） | 从S参数用IFFT转换 | 连接器·封装的高精度分析 |
| Ansys SIwave | Ansys Inc. | MoM/BEM（2.5D） | 直接TDR输出可 | PCB配线的高速分析。HFSS联动 |
| CST Studio Suite | Dassault Systemes | FIT/FDTD（3D） | 时间域直接计算 | 时间域分析强。EMC评估也 |
| Keysight ADS | Keysight | 电路 + MoM | 瞬态分析直接 | 实测数据统合。IBIS模型对应 |
| Cadence Sigrity | Cadence | FEM + MoM | PowerSI/Clarity 3D对应 | EDA联动。PCB layout直接分析 |
| Polar Si9000e | Polar Instruments | 2D截面分析 | 阻抗profile设计值算出 | Stackup设计的业界标准 |
结局该选哪个呢…
用途来区分使用是对的：
- 基板设计者在stackup検讨阶段确认阻抗 → Polar Si9000e
- PCB layout后配线整体的TDR评估 → SIwave / Sigrity
- 连接器和封装的高精度3D分析 → HFSS / CST
- 实测TDR比较·相关性 → ADS（和Keysight测仪的亲和性）
- 系统级channel仿真 → ADS / Sigrity SystemSI
多数SI团队是2D截面工具+3D求解器+电路仿真器的3个组合来运用。
Keysight IConnect的隐藏实力——TDR自动提取RLGC
Keysight IConnect（旧TDA Systems IConnect）作为TDR/S参数的CAD-SI统合环境在专业人士中很有名。最大特点是从TDR实测数据自动反算传输线RLGC参数的功能。差分对的T-LINE自动提取功能可以把量产基板的TDR检证流程自动化。实测TDR数据→RLGC提取→SPICE模型生成→channel仿真这一连串流程在1个工具中完成，相关性作业效率大幅提升。
通过TDR分析进行PCB信号完整性评估的前沿研究
最新趋势
TDR领域今后怎样进化？112 Gbps的世界里TDR还能用吗？
问的好。TDR技术伴随高速化持续进化。最新趋势介绍几个：
- 112G PAM4对应TDR：上升时间10ps以下的TDR模块登场。空间分辨率低于0.7mm，能检测BGA下microvia级的不连续
- 机器学习支持的TDR波形分析：用CNN或LSTM把TDR波形的异常自动分类。量产检査的"良品/不良品判定"自动化被研究中
- 频率相关性损失的TDR展开：以前TDR是无损假设，现在考虑誘電損失 $\tan\delta$ 和导体损失的频率相关性"损失补正TDR"在实用化
- 3D EM模拟器自动相关性：HFSS/CST的仿真结果和实测TDR自动对位，用遗传算法或贝叶斯最优化反推材料参数的框架
- Co-packaged Optics（CPO）的TDR评估：光收发器和ASIC同一封装的CPO，电气/光的界面部分的阻抗匹配用TDR评估
机器学习做TDR波形读解很厉害，但最終人間的物理理解必要？
完全同意。ML"検出"優""的物理説明的仕事。TDR波形見「via的長容量増」「GND1mm的誘導性的不連続出」原因特定的、電報方程式反射係数的物理理解。ML判定的補助工具位置。
通过TDR分析进行PCB信号完整性评估的故障排查
常见失败与对策
TDR相关的初心者容易犯什么错？事先知道想规避…
| 症状 | 原因 | 对策 |
|---|---|---|
| TDR波形最初就不是50 $\Omega$ | 校准（calibration）未实施或故障 | 进行OSLT校准。校准基板接触不良确认 |
| 实测和仿真波形的时间偏移 | 参考平面位置不一致 | 确认端口位置。电气长度补正 |
| 阻抗整体偏高/偏低 | 基板相对介电常数 $\varepsilon_r$ 与值不同 | Dk值 $\pm 5\%$ 调整进行相关性 |
| Via部分的凹陷比仿真深 | via stub长度比预想长（反钻孔不足） | 基板截面研磨确认实际stub长 |
| 差分TDR的奇数模/偶数模分离不了 | 差分探针的同刻度对齐（deskew）未实施 | 进行差分校准和deskew处理 |
| TDR波形出现振铃 | 探针接地引脚长 | 改用SMA直接连接或低电感探针 |
| 仿真TDR的损失和实测不符 | 导体表面粗糙度模型未应用 | 调整Huray模型的粗糙参数（Rz=2～5 $\mu$m） |
校准誘電率。""初聞。
（back drilling）、多層基板的via信号使層的部分削取加工。残、高周波共振起TDR波形余計現。25 Gbps以上的必須、長0.2mm以下抑的目安。断面研磨写真実際的残長確認、仿真模型反映的的定石。
TDR的全体像！測定、、時間——SI的基本流程繋感。
的調子。TDR「実測仿真的橋渡」技術、物理的理解測定的両方必要。自分的设计PCBTDR取、仿真結果比较始。波形見分具体的出、一番的勉強。