インピーダンス整合（SI）— 終端設計・反射抑制・DDR5 ODT

DC（直流）だけの話ならその通りだ。でもSI（シグナルインテグリティ）の世界では、信号はDCからナイキスト周波数まで広帯域の成分を持つ。例えば28 Gbps NRZ信号なら14 GHzまで、56 Gbps PAM4なら14 GHz（ボーレート28 Gbaud）までの帯域を管理する必要がある。

変わるんだ。PCBの特性インピーダンスは、導体の表皮効果による抵抗増加や、基板誘電体の誘電率の周波数分散（Dk, Dfの変化）で変動する。低周波では $Z_0$ が大きく見え、高周波で公称値に近づく。さらに、ドライバやレシーバの入出力インピーダンスも周波数依存だ。だから「全帯域で整合を管理する」というのがSIの本質なんだ。

不整合があると信号の一部が反射して元に戻る。これが行ったり来たりすることで、レシーバ側の波形にリンギングやオーバーシュートが発生し、アイパターンが閉じてしまう。例えば、PCIe Gen5（32 GT/s）では1 UIが約31 psしかない。たった数%の反射でも、その時間枠内でジッタやISI（シンボル間干渉）を悪化させるんだ。

反射係数 $\Gamma$（ガンマ）で測る。伝送線路の特性インピーダンス $Z_0$ と負荷インピーダンス $Z_L$ から次のように定義される。

$\Gamma = 0$ なら完全整合（反射ゼロ）、$\Gamma = +1$ は開放端（全反射、同相）、$\Gamma = -1$ は短絡端（全反射、逆相）だ。SIでは一般的に $|\Gamma| < 0.1$（リターンロス $-20\log_{10}|\Gamma| > 20$ dB）を目標にする。

VSWR（Voltage Standing Wave Ratio / 電圧定在波比）は反射係数を別の尺度で表したものだ。

完全整合で $\text{VSWR} = 1$、全反射で $\text{VSWR} \to \infty$ になる。RF/マイクロ波の世界ではVSWRが使われることが多いけど、SIでは $S_{11}$（リターンロス）のdB表記のほうが一般的だ。どちらも結局は $\Gamma$ の変換表現だよ。

伝送線路の一般的な特性インピーダンスは、分布定数回路のRLGCパラメータで記述される。

ここで $R(f)$ は表皮効果で $\sqrt{f}$ に比例して増加する導体抵抗、$L(f)$ は高周波で内部インダクタンスが減少する単位長インダクタンス、$G(f)$ は誘電体損失に依存するコンダクタンス、$C(f)$ は誘電率分散で変動する単位長キャパシタンスだ。

その通り。高周波極限では $R \ll \omega L$, $G \ll \omega C$ になるから $Z_0 \approx \sqrt{L/C}$ に収束する。これがいわゆる「公称50Ω」だ。でも100 MHz以下では $R$ 項が無視できず、インピーダンスがかなり変動する。DDR5のようにクロック周波数が数GHzでも、信号帯域全体（DC〜ナイキスト）を見ないといけないのはこのためだ。

もちろん。複素インピーダンス（リアクタンス成分を持つ負荷）を整合させるには、L型・T型・π型の整合ネットワークが必要になる。L型の場合、ソースインピーダンス $Z_S = R_S$ と負荷 $Z_L = R_L + jX_L$ を整合させるには、シャントとシリーズのリアクタンスを次の条件で設計する。

ここで $R_{\text{high}}$ は $R_S, R_L$ の大きい方、$R_{\text{low}}$ は小さい方。$Q$ が決まれば、シャント素子のリアクタンス $X_P = R_{\text{high}} / Q$、シリーズ素子のリアクタンス $X_S = Q \cdot R_{\text{low}}$ で設計できる。ただしこれは単一周波数での整合で、広帯域整合にはマルチセクションの段階整合が必要になるんだ。

λ/4変成器（Quarter-wave transformer）を段階的に並べるBinomial整合やChebyshev整合がある。N段の整合器のリターンロス帯域幅は段数に応じて広がる。デジタルSIでは、純粋なLC整合よりも終端抵抗による吸収型整合が主流だけど、コネクタやパッケージの遷移部分ではインピーダンスの段階変化設計が使われるよ。

めちゃくちゃ使うよ。SパラメータをVNA（ベクトルネットワークアナライザ）で測定すると、$S_{11}$（リターンロス）がスミスチャート上にプロットされる。このとき、周波数スイープに沿ってインピーダンスの軌跡が円の中心（完全整合点）からどれだけ離れるかで、整合の品質が一目でわかる。

例えば、ある差動ペアの $S_{dd11}$ をスミスチャートで見て、低周波域で誘導性（チャート上半分）にずれているなら、シリーズキャパシタで補正できる。高周波でキャパシティブにずれていれば、パッドの寄生容量を削減する必要がある。こういう直感的な判断ができるのがスミスチャートの強みだ。

一番よく使うのが直列終端（ソースターミネーション）だ。ドライバの出力に抵抗 $R_s$ を直列に挿入する。ドライバの出力インピーダンス $Z_{out}$ との合計が伝送線路の $Z_0$ に一致するようにする。

例えば $Z_0 = 50\,\Omega$、ドライバの $Z_{out} = 17\,\Omega$ なら $R_s = 33\,\Omega$ を入れる。ドライバから出た信号は $R_s$ と $Z_0$ で分圧されるから、伝送線路上を走る初期電圧は $V_{DD}/2$ になる。レシーバ端（開放端）で全反射して $V_{DD}$ に戻るわけだ。

そう、反射波が戻ってきて初めてフル振幅になる。つまり信号が落ち着くまで往復遅延の2倍（2 $T_d$）かかる。短い配線なら問題ないけど、長配線だと遅延が気になる。逆にメリットは消費電力が小さいこと。DC電流がほとんど流れないからね。DDR4/5のクロック線やコマンド線では、このソース終端が標準だ。

レシーバ端（負荷側）に $Z_0$ と同じ抵抗を接地または電源に接続する並列終端を使う。入射波がレシーバに到着した瞬間に吸収されるから、反射がほぼゼロになる。1回の片道遅延でフル振幅が得られるんだ。

DC電流が常に流れるから消費電力が大きい。50Ωに3.3Vを印加すると66 mAが流れて220 mWを消費する。バスに32本のデータ線があったら合計7 W。モバイル機器ではこれが致命的だ。だからポイントツーポイントの配線にはソース終端、バス型（1:N）にはパラレル終端と使い分けるんだ。

そこで登場するのがAC終端（RC終端）だ。レシーバ端に抵抗 $R$ とキャパシタ $C$ を直列接続して接地する。高周波成分（信号のエッジ）に対しては $R$ で整合して反射を吸収し、DCに対してはコンデンサがブロックするから定常電流が流れない。

設計のポイントは、RC時定数 $\tau = RC$ を信号のビット周期より十分大きくすること。一般に $C = 30\text{〜}100$ pF、$R = Z_0 = 50\,\Omega$ とする。AC終端の弱点は、バースト信号やランダムパターンでコンデンサの充電電圧がドリフトしてDCバイアスがずれる可能性があること。メモリバスよりも、低速〜中速のパラレルバスで使われることが多い。

レシーバ端に2本の抵抗（$R_1$ は $V_{DD}$ へ、$R_2$ は GND へ）を接続して、等価的に $Z_0$ のパラレル終端とDCバイアスを同時に実現する方式だ。テブナン等価インピーダンスは $R_1 \parallel R_2 = R_1 R_2 / (R_1 + R_2)$、テブナン等価電圧は $V_{TH} = V_{DD} \cdot R_2 / (R_1 + R_2)$。GTL+バスやLVDSでバスレベルのバイアスが必要な場合に使われる。

ODT（On-Die Termination）は、メモリチップのダイ内部にプログラマブルな終端抵抗を内蔵する技術だ。DDR3で初めて導入され、世代ごとに進化してきた。外付け終端抵抗が不要になるから、スタブ長（パッケージピン〜終端抵抗間の配線）がほぼゼロになり、高周波での反射を大幅に抑制できる。

DDR5のODTは 34 / 40 / 48 / 60 / 80 / 120 / 240 Ω の7段階から選択できる。さらに、Writeモード・Readモード・アイドル時で異なるODT値をプログラムできる。例えば、Write時はDRAM側がレシーバだからODT=48Ωで終端、Read時はDRAMがドライバだからODT=Highz（無効）にする、といった切り替えをMRレジスタ（Mode Register）で制御する。

チャネルシミュレーションで決めるんだ。DRAMベンダが提供するIBISモデルとPCBの伝送線路Sパラメータを組み合わせて、全ODT値の組み合わせをスイープして、アイマージンが最大になる設定を探索する。実務では、まずSPICEやADS/HyperLynxでスイープし、さらに実基板でTDR測定とビットエラーレート（BER）テストで検証する流れだ。

現代のSI設計は「チャネルシミュレーション」が起点だ。大まかな手順は以下の通り。

そこはツールの力を借りるんだ。例えば Keysight ADS の Channel Simulation 機能は、Sパラメータとトランシーバモデルから自動的にアイダイアグラムを生成して、BER=10^{-12}でのマージンを統計的に算出してくれる。Ansys LinksやCadence Sigrity も同様の機能を持っている。

伝送線路の$Z_0$はトレース幅・誘電体厚・銅箔厚・誘電率で決まる。マイクロストリップの場合の近似式は——

$h$ は誘電体厚、$w$ はトレース幅、$t$ は銅箔厚、$\varepsilon_r$ は比誘電率だ。50Ωを狙うとき、FR-4（$\varepsilon_r \approx 4.2$）で$h=100\,\mu m$なら$w \approx 180\,\mu m$になる。製造時のエッチングばらつきで幅が±20%変動すると$Z_0$が±5Ω程度変わるから、PCBメーカとの仕様すり合わせが重要だ。

±10%は業界標準だが、50Ω ±10%ということは45〜55Ωの範囲で変動する。この場合の最悪反射係数は $\Gamma = (55-50)/(55+50) = 0.048$、リターンロス約26 dB。多くのアプリケーションでは許容範囲だが、112 Gbps PAM4のような超高速では±5%制御が要求されることもある。その場合は低損失基板（Megtron6、IS680等）とTDRクーポン測定による管理が必須になるよ。

DDR5はDDR4と比べて大きく変わった点が3つある。

例えばWrite時のDRAM ODT（7値）× コントローラのドライバ強度（3〜5段階）× DQSのODT（7値）× スルーレート設定（2〜3段階）で考えると、数百通りになる。さらにDIMMスロットごとの配線長差、VREFの設定、イコライザの有無まで入れたら数千通り。だからシミュレーション自動化スクリプトを組んで一括スイープするのが実務の定石なんだ。

PCIeは差動信号で、Gen5は32 GT/s NRZ、Gen6は64 GT/s PAM4だ。トランシーバ内蔵の終端（オンダイ50Ω）が標準だから、外付け終端は基本不要。ただし、インピーダンス整合で重要なのは不連続点の管理——コネクタ、ビア、リファレンスプレーン切り替え、パッケージBGA。これらの不連続点ごとに反射が発生し、累積するとチャネルのリターンロスが規格を超える。

PCIe Gen5の規格では、チャネル全体で$S_{dd11} < -10$ dB@16 GHz、挿入損失 $IL < -35$ dB@16 GHzが要求される。ビア1本のリターンロスが-15 dBだと、5個のビアを通過しただけで累積反射が規格ギリギリになる。だからバックドリル（ビアスタブ除去）やanti-padの最適化が不可欠なんだ。

SIのツールは大きく分けて3層ある。①2Dフィールドソルバー（断面解析で$Z_0$を算出）、②3Dフルウェーブソルバー（ビアやコネクタのSパラメータ抽出）、③チャネルシミュレーター（時間領域の波形・アイダイアグラム解析）。実務ではこの3層を連携させて使うんだ。

いくつかあるよ。OpenEMSはオープンソースのFDTDソルバーで、Sパラメータ抽出ができる。QUCS-S（SPICE連携）を使えばスミスチャート上での整合設計も可能だ。あとはKiCadのPCBエディタにインピーダンス計算機能が内蔵されている。プロ向けツールと比べると機能は限られるけど、学習には十分だ。

112 Gbps PAM4（ボーレート56 Gbaud、ナイキスト28 GHz）になると、従来の設計マージンではまったく足りなくなる。具体的には——

最近はまさにそのアプローチが注目されている。ベイズ最適化やGaussian Processを使って、少数のシミュレーション点からアイマージンのサロゲートモデル（代理モデル）を構築し、最適なODT値・イコライザ設定を効率的に探索する研究が増えている。DesignCon 2025でも複数の論文が発表されたよ。

具体的には、従来の全数スイープ（数千ケース×各10分のシミュレーション）が、ベイズ最適化では50〜100ケースに削減できる。計算時間が1/50になるわけだ。ただし、サロゲートモデルが局所最適に陥るリスクがあるので、最終確認は必ずフルシミュレーションで行うべきだ。

UCIe（Universal Chiplet Interconnect Express）やBoW（Bunch of Wires）のようなチップレット間インターフェースでは、配線長がmmオーダーと極端に短い。しかしシリコンインターポーザやブリッジチップを介するため、不連続点（マイクロバンプ、TSV、再配線層の遷移）が密集する。それぞれの不連続点でのインピーダンス整合を個別に管理する必要がある。

面白いのは、チップレット間ではPCBトレースの概念がほぼなくなり、代わりにシリコン基板上の再配線層（RDL）が伝送路になること。シリコンの誘電率は約11.7でFR-4の約3倍だから、$Z_0$が低くなりやすい。25〜35Ωで設計するケースもある。50Ωの常識が通用しない世界だ。

アイが閉じる原因は大きく3つ——損失（挿入損失 IL）、反射（リターンロス RL）、クロストーク（NEXT/FEXT）だ。まず$S_{21}$（IL）と$S_{11}$（RL）を周波数領域で確認する。

TDRの波形で「上に跳ねている」部分はインピーダンスが高い（誘導性の不連続）。「下に落ちている」部分はインピーダンスが低い（容量性の不連続）。例えば、BGA直下のファンアウトビアで下に落ちているなら、anti-padを拡大してビアの寄生容量を減らす。コネクタ部分で上に跳ねているなら、コネクタのランドパターンにGNDビアを追加してインピーダンスを下げる。

典型的な症状と対策をまとめるとこうなる。

「ただの穴」が10 GHz以上では巨大なインピーダンス不連続点になるんだ。スルーホールビアの典型的な問題はスタブ共振。12層基板のL3→L10に配線するビアの場合、L10以下のスタブ（未接続部分）が特定周波数で共振して深いノッチ（挿入損失の谷）を作る。

共振周波数は $f_{res} = c / (4 \cdot l_{stub} \cdot \sqrt{\varepsilon_r})$（$l_{stub}$はスタブ長）で見積もれる。例えばスタブ長1.0 mm、$\varepsilon_r = 4.0$だと $f_{res} \approx 37.5$ GHz。28 Gbps NRZなら問題ないが、56 Gbps PAM4だとナイキスト周波数14 GHzの高調波が引っかかる可能性がある。対策はバックドリル（ドリルでスタブを除去）、ブラインドビア、またはレーザービアの採用だ。

最初はみんなそう思うんだ。大事なのは「周波数ごとにインピーダンスが変わる」「不連続点ごとに反射が発生する」「終端方式にはトレードオフがある」の3点を常に意識すること。その上でチャネルシミュレーションで定量的に検証する——これがSIエンジニアの基本スキルだ。