伝送線路理論と信号整合性解析
理論と物理
概要
先生、信号整合性（SI）って最近よく聞くんですが、伝送線路理論と何の関係があるんですか？
PCBの配線は「低周波では単なる導線」だけど、GHz帯の高速信号では「伝送線路」として振る舞う。信号の立ち上がり時間が短いほど高周波成分が多く、インピーダンス不整合があると信号が反射して波形が崩れる。SIとは「受信側で正確にデータを受け取れるか」を確認する設計技術で、その基礎が伝送線路理論だよ。DDR5メモリや高速SerDesの設計では必須知識だ。
反射って、波みたいに跳ね返るイメージですか？ なぜインピーダンスが変わると反射が起きるんですか？
そのイメージで正しい。水道管の太さが急に変わると水圧の反射（水撃）が起きるのと同じ原理だよ。信号は「電流が流れる」と同時に「電圧波として線路上を光速に近い速度で進む」。途中でインピーダンスが変わると電圧波の一部が跳ね返る。これがノイズやビットエラーの原因になる。例えば50Ωの伝送線路が突然100Ωのコネクタ部分に接続されると、その不連続点でリンギング（振動）が発生し、受信波形の目が「閉じた」アイダイアグラムになってしまう。
「50Ω整合」というのはどこの業界でも共通なんですか？
RFと測定器の世界では50Ωが事実上の標準だ。デジタル基板（PCBマザーボード）では差動ペア（LVDS、USB4、PCIe）では100Ω差動（シングルエンドなら50Ω）、DDRメモリでは28〜40Ω程度の設計が一般的だよ。用途によって最適なインピーダンスが異なる。民生用テレビアンテナが75Ωなのは最大電力伝送を優先した結果だ。
テレグラファー方程式
伝送線路の基本方程式を教えてください。
伝送線路をRLCGの分布定数回路でモデル化すると、テレグラファー方程式になる：
$R$ [Ω/m]：線路抵抗（表皮効果で $\sqrt{f}$ に比例）、$L$ [H/m]：線路インダクタンス、$C$ [F/m]：線路間容量（誘電体で変化）、$G$ [S/m]：誘電体コンダクタンス（誘電正接 $\tan\delta$ に比例）。FR4基板では高周波でGの影響が無視できず、信号が減衰する「誘電体損失」の原因になる。これを組み合わせると波動方程式：
解は $V(z) = V^+ e^{-\gamma z} + V^- e^{+\gamma z}$（進行波と反射波の重ね合わせ）。
特性インピーダンスと伝搬定数
「50Ω整合」とよく言いますが、特性インピーダンスってどこで決まるんですか？
特性インピーダンスと伝搬定数はこうなる：
$\alpha$ [Np/m]は減衰定数、$\beta = \omega/v_p$ は位相定数（波数）、$v_p = 1/\sqrt{LC}$ は位相速度。マイクロストリップ線路の場合、ライン幅 $w$、誘電体厚 $h$、比誘電率 $\varepsilon_r$ で $Z_0$ が決まる。有効誘電率：
例えば $\varepsilon_r = 4.2$（FR4基板）、$h = 0.1$mm では $w \approx 0.19$mm で $Z_0 = 50$Ω になる。基板の厚さを変えると幅を変える必要がある点が、PCB設計での注意事項だよ。
数値解法と実装
反射係数とインピーダンス整合
反射がどれくらい起きているか数値で表す方法はあるんですか？
反射係数 $\Gamma$ と Sパラメータ（S11）で評価するよ：
$Z_L$ は負荷インピーダンス。$Z_L = Z_0$ で $\Gamma = 0$（完全整合、反射なし）。$Z_L = 0$（短絡）で $\Gamma = -1$（電圧が反転して全反射）、$Z_L = \infty$（開放）で $\Gamma = +1$（同位相で全反射）。デジタル設計では通常 $|S_{11}| < -20$dB（電力比で1%以下の反射）が目標だ。また立ち上がり時間 $t_r$ に対して、線路の伝搬遅延 $t_{pd}$ が：
の場合に線路が「電気的に長い」と判定され、伝送線路効果を無視できなくなる。
終端処理とリンギング抑制
反射を防ぐ「終端処理」にはどんな方法がありますか？
代表的な終端方式を比較してみよう。
| 方式 | 原理 | 消費電力 | 適用場面 |
|---|---|---|---|
| 終端抵抗（シリーズ） | ソース端にZ0の抵抗を直列挿入 | 低 | ポイント間配線、LVCMOS |
| 終端抵抗（パラレル） | レシーバ端にZ0の抵抗をGNDへ | 高（常時電流） | ECL、GTL |
| ACカップリング終端 | RC直列をGNDへ | 中 | 低電力設計 |
| Thevenin終端 | VCCとGNDから2本の抵抗 | 中〜高 | TTL、バス配線 |
| 差動終端 | 差動ペア間に終端抵抗 | 低 | LVDS、USB4、PCIe |
現代のGbpsクラスSerDesでは、送受信ICチップ内部にOn-Die Termination（ODT）が内蔵されている場合が多く、外付け抵抗なしで整合できる。
差動ペアとクロストーク
差動ペアが現代の高速インターフェースで多く使われるのはなぜですか？
差動信号は2本の線に逆位相（+V と -V）の信号を流す方式だ。利点は3つある。①コモンモードノイズ（電源ノイズ、電磁干渉）がキャンセルされる。②シングルエンドの2倍の電圧スイングがあるのでSNRが高い。③クロストーク（隣接線路への干渉）が偶数モード励振に対して自己相殺する。差動インピーダンス（奇数モードインピーダンスの2倍）は：
$s$ は差動ペア間のギャップ、$h$ は誘電体厚。PCB上での典型的な差動インピーダンスは100Ω±10%に管理される。ペア間の遅延スキュー（長さの差による到着時間差）は100ps以下に抑えないとコモンモードノイズに変換されてしまう。
実践ガイド
PCB設計でインピーダンス整合を確保するには、具体的に何を注意すればいいですか？
実務でよくある問題と対策を挙げよう。
- ビアのインピーダンス不連続：ビア（基板貫通孔）は寄生インダクタンスを持ち、高周波でインピーダンスが変化する。バックドリルやビアスタブの除去で緩和。60GHz以上ではビアの3Dシミュレーション（HFSS等）が必須。
- コネクタの整合：基板端コネクタ付近の参照プレーン途切れに注意。フィールドソルバーで詳細解析が必要。SMA/SFP+コネクタの設計基準（IPC-2141B）を遵守。
- 等長配線：差動ペアのスキュー（遅延差）はコモンモードノイズの原因。100ps以下の遅延差を目標に配線。基板CADツール（Cadence Allegro等）の蛇行配線機能を活用。
- 参照プレーン：高速信号線の直下に連続したグランドプレーンを確保。プレーンに穴（ビアや切り欠き）があるとインピーダンスが変化する。
- 伝送線路インピーダンスを基板製造公差±10%以内に設計
- 電気的に長い配線（$t_{pd} > t_r/2$）に終端処理
- 差動ペアのスキュー 100ps以下（1mm程度の長さ差）
- ビアスタブを最小化（またはバックドリル）
- 参照プレーン（GND）の連続性を確保
- TDRシミュレーションでインピーダンスプロファイル確認
- アイダイアグラムの解析で受信品質を確認
シミュレーションはどのタイミングでやるのがベストですか？
理想的には設計の早期（レイアウト前）にSPICEまたはIBISモデルを使ってシステムレベルのSIシミュレーションを行い、次にPCB配線後に実際の配線ジオメトリを取り込んで詳細解析する2ステップアプローチが効率的だ。レイアウト後にフィールドソルバーでビアやコネクタを解析して、Sパラメータを抽出し3D-ICまで含めたシステムシミュレーションに戻す。製造後はTDR（時間領域反射率測定器）でインピーダンスを実測して設計と比較する。
ソフトウェア比較
SIシミュレーションに使えるツールを教えてください。
代表的なツールを比較してみよう。
| ツール | 解析手法 | 特徴 | 向いている用途 |
|---|---|---|---|
| Ansys SIwave | FEM + 回路 | PCBの電源・信号整合性統合解析、ECAD連携 | 電源・信号の同時解析 |
| Cadence Sigrity | 3D EM + SPICE | Allegro PCBとの連携が強い、PDN解析 | 大規模PCB設計 |
| Keysight ADS | 電磁界+回路 | RF/マイクロ波設計の標準的、IBISモデル対応 | RF・通信IC設計 |
| HyperLynx | SPICE + 2D/3D EM | Mentor/Siemens製、PCBフロー統合、初心者向け | ボードレベルSI |
| Altium Designer SI | 2D伝送線路計算 | EDA内蔵の簡易SI解析、ルーティングと統合 | 設計フロー初期確認 |
先端技術
112Gbps以上の超高速SerDesが普及していますが、伝送線路理論的に難しいことは何ですか？
112Gbps PAM4（56GBaud）になると、FR4基板の誘電損失（$\tan\delta \approx 0.02$）が非常に大きくなって信号が数cmでも大きく減衰する。挿入損失が：
これが28GHzで $-0.5$〜$-1$ dB/cm にもなる。対策として：
- 低損失基板材料：Megtron 6（$\tan\delta \approx 0.004$）、Rogers 4003C（$\tan\delta \approx 0.0027$）など
- イコライゼーション：FFE（前置等化）でプレエンファシスを加えて高周波損失を補償、DFE（判定帰還型等化）で符号間干渉（ISI）を除去
- FEC（前方誤り訂正）：KP4符号化などでビットエラー率を10^-15以下に改善
- 3D-ICパッケージ：HBM（High Bandwidth Memory）のように短距離化でチャネル損失を根本から削減。1024ビット幅の並列インターフェースで帯域を確保
50Ωの歴史
RF系の標準インピーダンスが50Ωになったのは1930年代、米軍の規格化が起源とされる。実は最低電力損失は77Ω（空気絶縁同軸）、最大電力伝送は30Ω付近。50Ωはこの中間の妥協点だ。民生用テレビアンテナが75Ωなのは最大電力優先の選択だが、測定器との接続では50Ωが今も世界標準として君臨している。
トラブルシューティング
アイダイアグラムが閉じていて、信号波形が乱れているんですが、原因の調べ方は？
まずTDR（Time Domain Reflectometry）で配線上のインピーダンス分布を確認し、不連続点を特定するのが定石だよ。アイダイアグラムの劣化原因別の診断方法：
| 症状 | 原因推定 | 対策 |
|---|---|---|
| リンギング（振動） | インピーダンス不整合、未終端 | TDRで不連続点を探す、終端処理を追加 |
| アイ高さの低下 | 損失・反射・クロストーク | 挿入損失の周波数特性を確認 |
| アイ幅の縮小（ジッタ） | 電源ノイズ、SSO、クロストーク | PDN解析でデカップリングを見直す |
| 非対称の波形 | 差動ペアのスキュー | 等長配線を確認、コモンモード変換を計測 |
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