アイダイアグラム解析

いい質問だ。まず原理から説明しよう。デジタル通信では、送信側が「0」と「1」のビット列を電圧波形として送り出す。受信側ではこの波形をサンプリングして「0か1か」を判定するわけだ。

理想的な矩形波なら確かに長方形になる。でも現実の伝送路には帯域制限がある。高周波成分が減衰するから、波形の立ち上がり・立ち下がりが鈍る。さらに前後のビットパターンによって波形が微妙に変わる——これがISI（符号間干渉）だ。

その通り。目が開いているとは、ノイズやタイミングのずれがあってもビットを正しく判定できるマージンがあるということ。PCIe Gen5（32 GT/s）だと、等化後のアイ開口高さは最低15 mV以上、ジッタは3.5 ps以下が要求される。Gen6（64 GT/s、PAM4）ではさらに厳しくなる。

もちろん。アイダイアグラムには2つの基本指標がある。

$V_{\text{high,min}}$ は全ビットパターンにおける「1」レベルの最小電圧、$V_{\text{low,max}}$ は「0」レベルの最大電圧だ。これが大きいほどノイズマージンが大きい。受信バッファの閾値電圧にどれだけ余裕があるかを示す。

$T_{\text{UI}}$ は1UIの時間幅、$\text{Jitter}_{\text{pp}}$ はクロッシングポイントのピーク間ジッタだ。これが大きいほどタイミングマージンが大きい。

その通り。実務ではアイマスクという六角形の禁止領域をアイの中央に定義して、どの波形軌跡もマスクに触れないことを確認する。高さと幅の両方を同時に満たさないと規格不合格になる。USB4やPCIeの規格書にマスクの座標が明記されている。

ジッタ分解はBER（ビット誤り率）推定に不可欠だからだ。ジッタには大きく2種類ある：

トータルジッタ（TJ）は、特定のBER目標に対して次式で推定する：

ここで $Q(\text{BER})$ は正規分布の逆累積分布関数（Q関数の逆）。BER = $10^{-12}$ なら $Q \approx 7.03$、BER = $10^{-15}$ なら $Q \approx 7.94$ だ。

そう。だからRJの低減は高速シリアル設計で最も重要な課題の一つだ。PLLのジッタ性能、電源ノイズの抑制、基板のグランドインテグリティが直接RJに効く。DJは等化器で補償できる部分が多いが、RJは補償できない。

バスタブ曲線は、サンプリング位相（横軸）に対するBER（縦軸）をプロットしたものだ。名前の通り浴槽の断面形状になる。左右の壁が急峻に立ち上がり、中央部にBERが最小の「底」がある。

数学的には、サンプリング位相 $\phi$ におけるBERは、RJのガウス分布とDJの分布の畳み込みから求まる。片側のBER（例えば左壁）は：

右壁も同様に求めて、合計BERは：

バスタブの「底の幅」が、そのBER目標に対するタイミングマージンだ。例えば BER = $10^{-12}$ で底の幅が 0.3 UI あれば、CDRのサンプリング位相に 0.3 UI の余裕がある。PCI-SIGの規格では、この底の幅を「Minimum Eye Width at BER = $10^{-12}$」として規定している。

そう。アイダイアグラムは波形の重ね合わせだから「ワーストケース的」に見えるが、統計的にはBER $10^{-5}$ 程度の情報しか含まない。$10^{-12}$ や $10^{-15}$ のBERを評価するには、ジッタ分解とバスタブ曲線が不可欠なんだ。

チャネル（伝送路）はSパラメータで特徴づける。2ポートの場合、挿入損失 $S_{21}(f)$ と反射損失 $S_{11}(f)$ が基本だ。差動ペアなら $S_{dd21}$（差動挿入損失）を使う。

受信波形 $y(t)$ は、送信波形 $x(t)$ とチャネルインパルス応答の畳み込みになる：

実務では、Sパラメータを測定器（VNA）で実測するか、3D電磁界ソルバー（HFSS、CST）でシミュレーションして取得する。PCB配線、コネクタ、ビア、パッケージのSパラメータをカスケード接続して、エンドツーエンドのチャネル特性を構築するのが一般的だ。

完璧な理解だ。例えばFR-4基板で10インチの差動ペアを引くと、ナイキスト周波数（16 GHz @PCIe Gen5）での挿入損失が -20 dB を超えることも珍しくない。この損失をどう補償するかが、等化器設計の核心だ。

いい着眼点だ。時間領域シミュレーション（Time-domain bit-by-bit simulation）は直感的だが、BER = $10^{-12}$ を直接検証するには $10^{13}$ ビット以上必要で、現実的でない。

チャネルのパルス応答（SBR: Single Bit Response）をサンプリングすると、各UIでのカーソル値 $c_k$ が得られる。$c_0$ がメインカーソル、$c_{-1}, c_{-2}, \ldots$ がプリカーソル、$c_1, c_2, \ldots$ がポストカーソルだ。

$a_{n-k} \in \{-1, +1\}$ はビット値。メインカーソル $c_0 \cdot a_n$ を除いた残りがISIだ。ISIの各項は $\pm c_k$ の2値を取り、それぞれ等確率 1/2。全カーソルが独立だから、ISIの確率分布は各カーソルの2点分布の畳み込みになる。

鋭い。実際、商用ツール（Keysight ADS、Ansys HFSS Transientなど）では特性関数（確率分布のフーリエ変換）を利用した高速アルゴリズムを使っている。各カーソルの特性関数 $\Phi_k(\omega) = \cos(c_k \omega)$ を全て乗算し、逆FFTで確率分布に戻す。計算量は $O(N \cdot M \log M)$（$M$ は離散化点数）で、$2^N$ の全列挙より桁違いに速い。

高速シリアルリンクでは主に3段階の等化を使う：

$w_k$ がタップ係数で、$w_0 = 1$（メインカーソル）に対して $w_{-1}$（プリカーソル）と $w_1$（ポストカーソル）を負の値に設定することで、ISIを相殺する。PCIe Gen5では3タップ（$w_{-1}, w_0, w_1$）が標準。制約として $|w_{-1}| + |w_0| + |w_1| = 1$（電圧正規化）がある。

$\omega_z$ がゼロ周波数、$\omega_p$ がポール周波数。$\omega_z < \omega_p$ のとき、$\omega_z$ 以上の周波数帯でゲインが持ち上がる。DCゲインは1（0 dB）、ナイキスト周波数でのゲインは $\omega_p/\omega_z$ 倍になる。実測のチャネル損失に合わせてピーキング量を調整する。

$d_k$ がDFEタップ係数、$\hat{a}_{n-k}$ が過去の判定値だ。DFEの利点はノイズを増幅しないこと（CTLEは高周波ノイズも増幅してしまう）。欠点はエラー伝搬——1ビットの判定ミスが次のビットの等化を狂わせる。PCIe Gen5では1タップDFEが標準的。

その通り。実際のチャネルシミュレーションでは、FFEのタップ係数、CTLEのピーキング量、DFEの係数をスイープして、アイ開口が最大になる組み合わせを探索する。これが「等化器最適化」だ。Keysight ADSのChannel Simulationや、Ansys Circuit（旧Nexxim）にはこの自動最適化機能がある。

主に3つある：

実務の標準フローはこうだ：

Step 2. TX/RXモデルの設定

Step 3. シミュレーション実行

Step 4. 合否判定

その通り。設計段階ではソルバー（HFSS、CST、SIwave）でシミュレーション、試作後にVNA実測で検証する。実測とシミュレーションの差が3 dB以内に収まれば、モデルの妥当性は確認されたと判断できる。差が大きい場合は、誘電体の $D_k$/$D_f$ 値や銅箔粗さモデルの見直しが必要だ。

規格コンプライアンス検証ではワーストケースのSlow-Slow（SS）コーナーを使うのが基本だ。SSコーナーは高温・低電圧・遅いプロセスを組み合わせたもので、ドライバの出力振幅が最小になる。

だからGen6ではNRZからPAM4に移行した。PAM4は1シンボルで2ビット運ぶから、ボーレートはGen5と同じ32 GBaud。でもアイが3段（3つの目）になるから、各アイの開口高さは約1/3になる。FEC（前方誤り訂正）の導入が必須になったのもこのためだ。

いくつかの典型的な落とし穴を挙げよう：

まさにその通り。「アイが閉じている」と思って基板を再設計したら、実はSパラメータの品質が悪かっただけだった——という話は珍しくない。Keysight ADS の S-parameter Quality Check 機能や、Broadcom の SNP Validator を使って品質を事前確認するのが鉄則だ。

PAM4（Pulse Amplitude Modulation 4-level）は4つの電圧レベル（-3, -1, +1, +3の正規化値）を使う。1シンボルで2ビットを運ぶから、ボーレートはNRZの半分で同じビットレートを達成できる。

PAM4の品質指標としてTDECQ（Transmitter and Dispersion Eye Closure Quaternary）が使われる。これは理想的な等化器を仮定した場合の、中段アイのBERから等価的なアイクロージャペナルティを算出したものだ。800GbE（IEEE 802.3ck）では TDECQ ≤ 3.4 dB が要求される。

PAM4ではFEC前のBERが $10^{-4}$ 〜 $10^{-6}$ 程度でも、FEC後に $10^{-15}$ を達成できるRS-FEC（Reed-Solomon FEC）が標準。PCIe Gen6やEthernet 400G/800Gでは FEC が前提のシステム設計になっている。アイダイアグラム解析でもFEC前BER（pre-FEC BER）で評価するのが一般的になってきた。

あるよ。従来のグリッドサーチ（全組み合わせの総当たり）は、FFE 3タップ × CTLE 16設定 × DFE 4タップだと数千〜数万回のシミュレーションが必要。最近は以下のアプローチが研究されている：

112 Gbps（PAM4、56 GBaud）以上では、従来のSパラメータベースの線形モデルだけでは不十分になってきている。主な課題は：

その通り。だから最近は「SI-PI-EMI Co-Simulation」と呼ばれる統合解析が主流になりつつある。Ansys SIwaveやCadence Sigrity PowerSIで電源のインピーダンスプロファイルを求め、それをChannel Simulationにフィードバックする。従来のSI単独の「アイが開いたからOK」という判定は、112 Gbps以上では通用しなくなってきている。

その通り。加えて $S_{dd11}$（反射損失）も確認する。特定の周波数で $S_{dd11}$ が -10 dB より大きい（反射が大きい）場合、そこがインピーダンス不整合のポイントだ。TDR（Time Domain Reflectometry）に変換すると、物理的な位置が特定できる。

その意識が大事だ。特にSパラメータの品質3条件——受動性（Passivity）、因果性（Causality）、相反性（Reciprocity）——は必ずチェックすること。この3つが満たされていないSパラメータでのチャネルシミュレーションは、結果を信用できない。ツールの警告を無視しないことが、アイダイアグラム解析成功の第一歩だ。