ESD（静电放电）模拟
ESD（静电放电）的理论基础
什么是ESD
静电放电的模拟是在模型化什么？就是那种"劈啪"的放电吗？
没错，就是那个"劈啪"。但人类感知到的是3kV以上，而半导体IC在数百伏时就会被损坏。而且ESD放电脉冲的上升时间仅为0.7～1纳秒，峰值电流为数安培至数十安培。这是闪电速度的1000倍，通过数纳米的路径对IC的氧化膜造成绝缘破坏。
纳秒的现象也能用模拟重现吗？
可以。人体模型（HBM）在4kV时的ESD电流在1ns内达到峰值7.5A。这个超高速脉冲在PCB图形上传播，最终到达IC输入保护电路。ESD模拟就是用3D FEM分析这个过程中的电压和电流分布。IEC 61000-4-2的等级4（±8kV接触放电）要求进行PCB电路板的ESD路径3D FEM优化。
具体在什么场景下使用？
典型的就是智能手机的USB-C连接器。用户带静电状态下插入电缆时，ESD电流通过连接器外壳→GND平面→IC的路径流动。如果这条路径的阻抗太高，IC的VSS-VDD引脚间会产生规格外电压，导致误动作或闭锁失效。提前用模拟确认电流密度分布图，就能避免量产后的产品召回。
ESD试验模型（HBM、MM、CDM、IEC）
听说有HBM和IEC等各种模型，有什么区别吗？
ESD试验有多个级别的模型，针对不同对象。电路参数完全不同，所以电流波形的形状差异很大。
| 模型 | 规范 | C [pF] | R [Ω] | 上升时间 | 应用对象 |
|---|---|---|---|---|---|
| HBM | ANSI/ESDA/JEDEC JS-001 | 100 | 1,500 | 2～10 ns | 器件（IC芯片） |
| MM | EIAJ ED-4701 | 200 | 0（实际<10） | <1 ns | 器件（振荡波形） |
| CDM | ANSI/ESDA/JEDEC JS-002 | 依设备而定 | — | 100～400 ps | 器件（贴装状态） |
| IEC | IEC 61000-4-2 | 150 | 330 | 0.7～1 ns | 系统（整体产品） |
CDM的上升时间100皮秒...模拟要重现这个应该相当困难吧？
没错。CDM要求时间步长达到皮秒量级，计算成本高得离谱。所以实务中通常是先用IEC模型进行系统级合格判定，不合格再用HBM模型详细分析IC输入保护电路，这样两阶段的方法比较常见。
控制方程
ESD分析的"基础方程"是什么？
基础是麦克斯韦方程组。ESD脉冲的频率成分从DC到几GHz，准静态近似不适用。需要进行全波（完整波）分析。
麦克斯韦方程组（时间域）
$$\nabla \times \mathbf{E} = -\frac{\partial \mathbf{B}}{\partial t}$$ $$\nabla \times \mathbf{H} = \mathbf{J} + \frac{\partial \mathbf{D}}{\partial t}$$ $$\nabla \cdot \mathbf{D} = \rho_v$$ $$\nabla \cdot \mathbf{B} = 0$$ESD的场景中，特别重要的是位移电流项 $\partial \mathbf{D}/\partial t$。ESD脉冲的 $di/dt$ 可达数GA/s，磁场变化剧烈，会作为EMI（电磁干扰）向周围电路散射噪声。要精确追踪这些"散射"，必须毫不妥协地求解麦克斯韦方程组。
HBM电流波形的数学模型
HBM波形用什么公式表达？
HBM的等效电路是通过1.5kΩ电阻放电100pF电容的RC模型。但放电路径有寄生电感 $L_p$，所以实际波形是二重指数函数。
HBM电流波形（二重指数函数模型）
$$i_{\text{HBM}}(t) = \frac{I_p}{1 - k}\left(e^{-t/\tau_1} - e^{-t/\tau_2}\right)$$其中：
- $I_p$：峰值电流 [A]（4kV HBM约2.67A）
- $\tau_1 = RC = 150\,\text{ns}$：衰减时间常数
- $\tau_2 = L_p / R \approx 2\text{--}10\,\text{ns}$：上升时间常数
- $k = \tau_2 / \tau_1$：时间常数比
$\tau_1$ 和 $\tau_2$ 差异大，所以是快速上升然后缓慢衰减的形状？
完全正确。ESD储存的能量也很重要。
ESD储存能量
$$E_{\text{ESD}} = \frac{1}{2}CV^2$$例如IEC模型（$C = 150\,\text{pF}$, $V = 8\,\text{kV}$）：
$$E_{\text{ESD}} = \frac{1}{2} \times 150 \times 10^{-12} \times (8000)^2 = 4.8\,\text{mJ}$$4.8mJ看起来微小，但在纳秒内释放时，瞬时功率达到几千瓦。IC的输入保护电路（ESD钳制）是否能安全吸收这个能量，是设计的关键。
IEC 61000-4-2 电流源模型
IEC波形和HBM有什么区别？
IEC 61000-4-2的波形有两个峰值，形状独特。第一个锐利的尖峰，然后是宽阔的隆起。规范用4个参数定义这个波形。
| 参数 | 等级4（±8kV接触） | 允许范围 |
|---|---|---|
| 初始峰值电流 $I_1$ | 30 A | ±15% |
| $t = 30\,\text{ns}$ 时的电流 $I_2$ | 16 A | ±30% |
| $t = 60\,\text{ns}$ 时的电流 $I_3$ | 8 A | ±30% |
| 上升时间 $t_r$ | 0.7～1 ns | — |
8kV初始峰值30A！这是HBM的十倍左右啊。
没错。IEC是系统级试验，模拟人体手→机箱→PCB→IC的完整现实放电路径。模拟时，把这个波形作为电流源注入放电点，分析PCB的响应。等效电路可以用下面的二级RC电路近似。
IEC波形的等效电路近似
$$i_{\text{IEC}}(t) = I_1 \cdot A_1 \cdot e^{-t/\tau_a}\sin(\omega_1 t) + I_2 \cdot A_2 \cdot \left(e^{-t/\tau_b} - e^{-t/\tau_c}\right)$$第1项：初始尖峰（$\tau_a \approx 2\,\text{ns}$, $\omega_1$ 依赖寄生L）
第2项：宽阔隆起（$\tau_b \approx 20\,\text{ns}$, $\tau_c \approx 2\,\text{ns}$）
地反弹的物理机制
经常听说"地反弹"，在ESD中为什么会成问题？
地平面不是"完美的零电位平面"。实际上地平面也有电感 $L_{\text{gnd}}$。ESD电流流过地平面时，这个电感会导致局部电位上升，这就是地反弹。
地反弹电压
$$V_{\text{bounce}} = L_{\text{gnd}} \cdot \frac{di}{dt}$$IEC等级4初始尖峰时的 $di/dt$ 粗估为：
$$\frac{di}{dt} \approx \frac{30\,\text{A}}{1\,\text{ns}} = 30 \times 10^9\,\text{A/s} = 30\,\text{GA/s}$$如果 $L_{\text{gnd}} = 1\,\text{nH}$（约等于一根过孔）：
$$V_{\text{bounce}} = 1 \times 10^{-9} \times 30 \times 10^9 = 30\,\text{V}$$一根过孔就产生30V！？地这么容易就动起来了啊…
所以ESD对策的铁则就是在放电点附近放置多根GND过孔，降低 $L_{\text{gnd}}$。比如4根过孔并联，$L_{\text{gnd}}$ 降低到约1/4，反弹电压就降到7.5V。模拟中通常用彩色图把GND平面的电位分布可视化，找出反弹大的"热点"。
TVS钳制电压模型
TVS二极管的"钳制电压"是什么？ESD对策总是提起这个。
TVS（瞬态电压抑制器）是用于吸收ESD电流的保护元件。正常状态下阻抗很高，不影响信号，但ESD来临时会击穿转为低阻抗，把电压"钳"在某个值。
TVS钳制电压关系式
$$V_{\text{clamp}} = V_{\text{BR}} + I_{\text{ESD}} \cdot R_{\text{dyn}}$$其中：
- $V_{\text{BR}}$：击穿电压（TVS设计值，如5V品器型为6.4V typ.）
- $R_{\text{dyn}}$：动态阻抗（0.1～2Ω，越小越高性能）
- $I_{\text{ESD}}$：流过TVS的ESD电流 [A]
例：$V_{\text{BR}} = 6.4\,\text{V}$, $R_{\text{dyn}} = 0.5\,\Omega$, $I_{\text{ESD}} = 16\,\text{A}$：
$$V_{\text{clamp}} = 6.4 + 16 \times 0.5 = 14.4\,\text{V}$$IC的绝对最大额定值比如是7V的话，14.4V就超出了…
这正是ESD模拟的核心所在。如果钳制电压太高，要么改用 $R_{\text{dyn}}$ 更小的TVS，要么把TVS放置在离放电点更近的位置，以减少配线电感导致的电压上升。模拟的标准做法是把TVS的SPICE模型和3D电磁场解析联合起来，算出IC管脚实际的钳制电压。
还有一个重要因素是TVS到IC管脚间的配线电感 $L_{\text{trace}}$ 的影响。
IC管脚实际电压
$$V_{\text{IC}} = V_{\text{clamp}} + L_{\text{trace}} \cdot \frac{di}{dt}$$$L_{\text{trace}} = 2\,\text{nH}$（约3mm配线）、$di/dt = 30\,\text{GA/s}$ 时：
$$V_{\text{IC}} = 14.4 + 2 \times 10^{-9} \times 30 \times 10^9 = 14.4 + 60 = 74.4\,\text{V}$$74V！仅仅3mm的配线就加上了60V！
所以ESD对策圈的铁律就是"TVS要贴着IC放，越近越好，1mm都要争取"。走到这一步，单靠电原理图设计已经不行。PCB布局的3D电磁场分析变成了必需品，这就是为什么ESD分析这么重要的原因。
ESD放电时间为1纳秒——比闪电快1000倍的冲击
冬天触摸门把手产生的静电约3～5kV。这个放电耗时仅数纳秒，比闪电放电时间（数微秒）快约1000倍。1960年代，IBM工程师调查半导体工厂冬季不良率激增，发现是静电惹的祸。于是提出了人体模型（HBM）——用100pF电容和1.5kΩ电阻模拟人体，这个规范沿用至今。若人体静电容量更大，ESD对策成本会大幅上升。
ESD（静电放电）的数值计算方法
FDTD法的ESD过渡分析
ESD分析最常用的数值方法是什么？
ESD分析的主力是FDTD法（时间域有限差分法）。主要原因有3个。
- ESD脉冲频谱宽（DC到几GHz），一次时间域仿真就能得到所有频率分量的响应
- 显式格式，大规模3D模型的内存效率好
- CST Studio Suite的"瞬态求解器"以FDTD为基础，有专门的ESD模板
FDTD的时间步长怎么决定？
FDTD的时间步长由CFL（Courant-Friedrichs-Lewy）条件决定。
CFL稳定性条件（3D）
$$\Delta t \leq \frac{1}{c \cdot \sqrt{\frac{1}{\Delta x^2} + \frac{1}{\Delta y^2} + \frac{1}{\Delta z^2}}}$$等间隔网格（$\Delta x = \Delta y = \Delta z = \Delta$）时：
$$\Delta t \leq \frac{\Delta}{c\sqrt{3}}$$ESD分析的最高频率 $f_{\max} \approx 0.35 / t_r \approx 5\,\text{GHz}$（$t_r = 0.7\,\text{ns}$ 时）。
$\lambda_{\min} = c / f_{\max} \approx 60\,\text{mm}$。网格应 $\leq \lambda_{\min} / 20 = 3\,\text{mm}$。
3mm网格的话，PCB上的细小图形（0.15mm间距）根本分辨不了吧？
正确观察。所以CST Studio Suite用PBA（完美边界近似）或TST（薄片技术）来精确处理网格边界上的薄导体。还有个重要技巧是局部自适应网格——只在ESD电流集中区（TVS周围、GND过孔列）细分网格，其他地方保持粗糙。
3D FEM的ESD路径优化
除了FDTD还有FEM吗？
有。特别是3D阻抗优化时FEM特别有用。FEM用非结构网格（四面体），复杂形状的连接器、BGA封装内部都能精确建模。Ansys HFSS的时间域解析、COMSOL Multiphysics都常用。
FEM的ESD路径阻抗求解的弱形式如下。
电磁场FEM弱形式（边元素/Nedelec元素）
$$\int_{\Omega}\left(\frac{1}{\mu}\nabla \times \mathbf{N}_i \cdot \nabla \times \mathbf{E} + \epsilon\,\mathbf{N}_i \cdot \frac{\partial^2 \mathbf{E}}{\partial t^2} + \sigma\,\mathbf{N}_i \cdot \frac{\partial \mathbf{E}}{\partial t}\right)d\Omega = -\int_{\Omega}\mathbf{N}_i \cdot \frac{\partial \mathbf{J}_s}{\partial t}\,d\Omega$$$\mathbf{N}_i$：边元素的形状函数（自动保证切线分量连续）
$\mathbf{J}_s$：ESD电流源项
边元素是电磁场专用的？
是的。用普通节点元素处理矢量场（电场、磁场）会出现"虚假模式"。边元素（Nedelec元素）以沿边的切线分量为自由度，从根本上避免了这个问题。高频电磁分析的事实标准。
SPICE联合分析
TVS二极管的非线性特性也一起求解吧？怎么做的？
TVS的非线性I-V特性在麦克斯韦方程中直接处理不了。办法是把3D电磁场（FDTD/FEM）和SPICE回路仿真联合起来。CST Studio Suite的"电路"功能可以把3D模型的端口连接到SPICE子电路（TVS模型）。
| 分析对象 | 方法 | 功能 |
|---|---|---|
| PCB图形、过孔、机箱 | 3D FDTD / FEM | 电磁场分布、电流密度图 |
| TVS二极管 | SPICE模型 | 非线性钳制特性 |
| IC输入保护电路 | IBIS / SPICE模型 | IC端子实际电压波形 |
| ESD电流源 | 波形定义（IEC准拟） | 向放电点注入电流 |
这样的联合分析计算时间有多长？
典型的智能手机基板（8层，100mm×50mm），分析IEC 8kV 100ns脉冲，网格数百万，用GPU加速约30分钟到2小时。不用GPU的话可能半天才完成。所以实务中通常先缩小放电点范围再仿真。
网格要求和时间步长
ESD分析特有的网格注意事项？
和结构分析的网格思路差别很大。ESD分析的重点如下。
| 项目 | 推荐值 | 理由 |
|---|---|---|
| 最小网格大小 | $\leq \lambda_{\min}/20$ | 波长分辨率确保（5GHz时3mm以下） |
| 导体表面网格 | $\leq \delta/3$（表皮深度的1/3） | 精确重现表皮效应 |
| PCB过孔周边 | 过孔直径的1/3以下 | 电流集中部分的分辨 |
| TVS焊盘周边 | 0.1mm以下 | 精确重现钳制动作 |
| 时间步长 | CFL条件 × 0.9 | 稳定性余量 |
| 仿真时间 | $\geq 5\tau_1$（HBM: 750ns） | 完整观察脉冲衰减 |
ESD（静电放电）的实务应用
ESD分析流程
实际做ESD分析的话，什么流程？
标准流程是5个步骤。
- 放电点确认：根据IEC 61000-4-2试验规范，找出用户可接触的金属部（连接器、螺钉头、机箱缝隙）
- 3D模型建立：导入PCB的Gerber数据+机箱CAD，网格化。ESD电流无关的远场零件省略以降低计算成本
- 电流源设置：把IEC等级4波形（±8kV接触）注入放电点。GND回路路径也要定义明确
- 保护电路建模：把TVS、磁珠、旁路电容的SPICE模型连到端口
- 结果评估：IC管脚电压是否在绝对最大额定值内、GND反弹的热点在哪、电流密度是否超限
PCB建模的要点
PCB建模时最难的是什么？
最大陷阱是GND平面的刻槽（切口）。PCB设计师为了隔离模拟/数字GND常常加刻槽，这会阻断ESD电流回路。模拟的电流密度图可以直观看出电流在刻槽处迂回的情况。
单一整块GND是最好的？
从ESD耐性看是的。但还要考虑噪声隔离需求，实际上是ESD电流不通过刻槽的布局。具体做法：
- TVS的GND焊盘连接到刻槽另一侧的平面
- 确认连接器的外壳GND和IC的VSS在同一平面岛
- 跨越刻槽的信号线加100pF左右的桥接电容
TVS二极管配置的优化
TVS的配置真的那么重要吗？电原理图上接好不就行了？
这是最大的误解。电原理图上同样的"GND"，PCB上的电感差别很大。TVS配置有3大法则。
- 最短路径原则：ESD电流走"放电点→TVS→GND"的最短闭环。最小化闭环面积。具体是TVS的GND过孔放在TVS焊盘正下方
- 分流原则：TVS不是放在信号线和IC间，而是放在放电点和IC间。大部分ESD电流从TVS流向GND，流入IC的最少化
- 独立GND原则：TVS的GND过孔和IC的GND过孔分开。共用的话地反弹直接传到IC
不模拟的话很难找到最优配置吧。
完全同意。特别是高密度贴装的手机基板，TVS位置移动1mm就能让IC脚电压变几十伏。这时候参数化研究——试多个TVS位置，找到IC管脚电压最低的配置——就很重要了。
常见失误和对策
新手容易犯什么错？
| 失误模式 | 原因 | 对策 |
|---|---|---|
| 加了TVS后试验还是NG | TVS的GND路径电感太高 | TVS正下方至少放3根GND过孔 |
| IC不坏但误动作 | 地反弹导致逻辑电平波动 | 消除GND平面刻槽，追加去耦电容 |
| 模拟结果和实测不符 | 机箱/结构体的GND回路未建模 | 包含机箱和接地螺钉的完整3D模型 |
| 计算发散 | CFL条件违反或端口定义错误 | 确认最小网格大小，检查端口的特性阻抗 |
| ESD电流是实测的3倍 | IEC波形参数输入错误（kV→V换算漏掉） | 建立输入参数检查清单，必须互相核对 |
"ESD试验NG了就看PCB" ——现场格言
ESD试验中IC误动作的原因，约七成源于PCB的地平面设计。放电电流找不到回流路，"迷路"时有时会走到控制器复位脚。某车用ECU厂商遭遇过一次事故，GND平面只有0.3mm宽的刻槽，IEC 4kV全部不合格。用电流密度图一看，刻槽边缘电流密度比周围高50倍。后来用一个0402尺寸100pF电容跨越刻槽，8kV就全部通过了。
ESD（静电放电）的软件对比
ESD支持工具对比
ESD模拟有什么工具可用？
支持ESD分析的主流工具对比如下。
| 工具名 | 主要方法 | ESD特有功能 | SPICE联合 | 优势 |
|---|---|---|---|---|
| CST Studio Suite (Dassault SIMULIA) | FDTD / FIT | IEC波形模板，ESD电流路径显示 | ○ | ESD专用模板最充实，时间域分析的标准 |
| Ansys HFSS (Ansys Inc.) | FEM（时间/频率） | 瞬态分析支持，SIwave联动 | ○（电路） | PCB阻抗分析的统合，SI/PI分析易扩展 |
| Ansys SIwave (Ansys Inc.) | MoM / FEM | ESD电流密度图，PDN分析 | ○ | 直接读PCB布局数据，地反弹可视化强 |
| COMSOL Multiphysics (COMSOL AB) | FEM | 自定义波形 | △（外部联动） | 多物理场（热联合等），科研用途灵活 |
| Keysight EMPro (Keysight) | FDTD / FEM | ESD电流注入模板 | ○（ADS联动） | 与ADS/高频设计的集成工作流 |
工具选择指南
初次做ESD分析，选哪个最好？
按用途分类如下。
- PCB+机箱的3D分析（IEC试验的虚拟重现）→ CST Studio Suite 唯一选择。ESD模板齐全，学习成本最低
- PCB布局的地反弹评估（Gerber数据直接分析）→ Ansys SIwave
- IC输入保护电路详设（器件级，CDM对策）→ Cadence Spectre + Ansys RedHawk。需要晶体管级SPICE精度
- 科研用途（新保护结构提案，论文）→ COMSOL
预算有限的话怎么办？
开源的openEMS（FDTD）也能做ESD波形注入和时间域分析。不过没GUI和ESD模板，波形定义和后处理需要脚本编程。学习验证用足够了。另外商用工具多数有免费学生版和评估版，从那里开始也不错。
ESD工具选型——"电磁学派"vs"电路学派"
ESD仿真是"电磁学派"和"电路学派"思维汇流的少有分域。电磁学派用CST把整个PCB 3D全波分析，从电流密度图找问题所在。电路学派用SPICE精细建模TVS非线性，从IC脚电压波形判合格。2020年以后，两者联合（co-simulation）技术日趋成熟，"3D电磁场解PC，端口接SPICE模型"这个流程成为了标准。单靠其中一种已经不够了。
ESD（静电放电）的先端研究
芯片-封装-电路板一体ESD分析
ESD分析的最前沿是什么样的？
最大的趋势是芯片-封装-电路板（CPB）一体分析。从前是IC芯片（CDM级别）和PCB（IEC级别）分开分析。现在的做法是把IC的ESD保护电路SPICE模型+BGA封装3D模型+PCB 3D模型统一分析。
连封装内部也分析？计算量太大了吧！
是啊。所以CPB一体分析用多尺度方法。芯片级（μm）用SPICE，封装级（mm）用FEM的S参数模型，电路板级（cm）用FDTD，分别最优求解后再连接。Ansys的"Chip-Package-System"工作流、Synopsys的Raptor QCM是代表方案。
机器学习的ESD耐性预测
ESD分析中也在用机器学习吗？
研究层面很活跃。主要2个方向。
- 代理模型：以TVS配置参数（位置、GND过孔数、配线宽度等）为输入，IC管脚电压为输出，用神经网络学习3D仿真结果。参数扫描快1000倍
- ESD故障预测：用过去的ESD试验数据（合格/失败、故障模式、PCB布局特征量），预测新设计的ESD耐性。IPC（国际电路协会）2024年发布了指南
将来不用仿真就能知道ESD能不能过？
完全替代不了，但设计初期的筛选（明显NG的设计早期淘汰）很有用。"PCB设计规则检查（DRC）嵌入ESD规则"的方向在进展。KiCad、Altium Designer的插件化指日可待。
ESD（静电放电）的故障排除
ESD分析的调试步骤
模拟结果和实测不符时，从哪里下手？
ESD分析的调试有标准步骤。顺序很重要。
- 输入波形确认：注入的ESD电流波形是否满足IEC 4参数（$I_1$, $I_2$, $I_3$, $t_r$）。单位错误（kV→V）最常见
- GND回流检查：ESD电流的回流路径是否在模型中。有没有"地浮动"（追加监测点）
- TVS模型验证：TVS的SPICE模型是否正确击穿。I-V曲线和数据表对比
- 网格收敛性：把ESD电流集中部的网格2倍细分，IC脚电压变化在10%以内验证
- 机箱简化度：有没有漏掉机箱GND接线？金属机箱时其接地阻抗影响大
常见错误和对策
求解器报错的时候怎么办？
| 错误 / 现象 | 原因 | 对策 |
|---|---|---|
| CST: "时间域求解器发散" | CFL条件违反，PEC面细微间隙 | 检查最小网格单元，PEC间隙必须≥1个单元 |
| CST: "端口阻抗不匹配警告" | 离散端口的阻抗和实回路不符 | 把端口从50Ω改为TVS导通阻抗（约0.5Ω） |
| HFSS: "网格太粗不适合瞬态" | 最高频率对应网格太粗 | 最高频率设为 $0.35/t_r$，重跑自适应网格 |
| IC脚电压异常高（数百伏） | TVS模型没有击穿 | 确认TVS SPICE极性。是双向还是单向 |
| ESD电流积分值不为零 | GND回流路径断开 | 确认ESD电流源返回端接到GND |
| 仿真时间异常长 | 脉冲衰减不足，求解器不停止 | 衰减基准设为-30dB，或手动限制仿真时间 $5\tau_1$ |
ESD分析真的深啊。先生的讲解让我大概理解了怎么做、关注什么了！
ESD对策是"电路设计""布局设计""3D电磁场分析"三者交汇的领域。少哪个都不行。先从简单模型（USB-C连接器+TVS+IC）开始一遍完整流程，实际看电流密度图，这种"做中学"的体验最能加深理解。那个"哦！"的时刻就是你真正掌握的标志。
"分析不合"时的应对
- 先深呼吸——心急会乱改设置，问题更复杂
- 建最小复现模型——不要用整个PCB，就TVS1个+信号线1条+GND平面，分离现象
- 一次只改一个——只改网格密度，只改TVS模型，遵循对照实验原则
- 回到物理基础——ESD电流总量 $Q = CV$ 是否对，能量守恒是否满足。基本对了输入数据的根本错误才可能查出
详细
错误