电子设备产业的CAE

SPICE只是电路级的电学仿真，而电子学的CAE则更多涉及物理。可以分为四大领域：芯片热设计、基板的SI/PI（信号质量/电源质量）、机箱的EMC、焊点的疲劳寿命预测。

现场最"不做就没法出货"的就是热设计了。最近的智能手机的AP（应用处理器，即SoC）消耗功率5W，却只有8mm×8mm的芯片面积。换算成面热流密度的话达到78 kW/m²。这是太阳光的约60倍。光看这个数字就能明白，FEM-CFD耦合放热设计是必须的。

电热炉的热流密度大约是几kW/m²，所以芯片散发的热量是它的10倍以上。而且芯片内部的发热也不均匀——CPU核心的热点是平均值的3～5倍的局部热流密度。所以单纯的一维热阻计算远远不够，必须进行3D FEM热分析。

在芯片～封装级别，Ansys Icepak 和 FloTHERM 是业界标准。建立IC封装的详细模型（芯片、芯片接触、引线框架、塑封）并在自然对流或强制冷却条件下求解温度分布。按JEDEC规范（JESD51系列）计算Θ_JA（结-环境热阻）和Ψ_JB（结-印制板间热特性参数）。

SI是Signal Integrity（信号质量），PI是Power Integrity（电源质量）。当高速数字信号（DDR5达到4.8Gbps以上、PCIe Gen5达到32GT/s）在基板上传输时，由配线阻抗不匹配产生反射，相邻配线间产生串扰。用电磁场仿真事先评估这些问题就是SI分析。

完全正确。高速IC同时开关时会导致电源电压瞬间下降（SSN: Simultaneous Switching Noise）。为了把电源平面的阻抗控制在目标阻抗以下，用仿真优化退耦电容的配置。使用HFSS和CST Studio Suite进行分析。

基本采用Coffin-Manson法则。在温度循环（比如-40℃～125℃）下，芯片和基板的CTE（线性膨胀系数）差异导致焊球产生剪切应变。根据这个应变范围 $\Delta\gamma$ 来预测疲劳寿命 $N_f$。

理想情况下全部建模，但计算成本太大，所以实务中常用"最外周焊球"的亚建模方法。由于CTE差引起的变形与到中性点的距离成正比（DNP: Distance from Neutral Point），最外周承受最严苛条件。ANSYS Mechanical 常用Garofalo式等蠕变本构模型进行温度循环分析。

28GHz毫米波的波长约为10mm，与智能手机基板（数十mm）和IC封装（10～20mm见方）的尺寸相当。这意味着基板和封装本身会像天线一样振动，或产生电波遮挡和反射。传统低频段（Sub-6GHz）靠规则设计就行，毫米波则必须进行3D全波电磁场分析。

完全替代还困难，但对设计初期的风险判断很有效。用CST Studio Suite计算机箱狭缝和接头开口处的电磁波泄漏，与CISPR 32/EN 55032辐射发射限值比较。试制前就能找出问题点，能大幅削减EMC试验重做的成本（单次100万日元以上）。

随着SiC/GaN器件普及，分析难度上升了一个台阶。传统Si-IGBT的开关时间是μs量级，而SiC-MOSFET达到数十ns。这种超高速开关产生的dV/dt达到10～50kV/μs，配线电感会引发大的浪涌电压和EMI噪声。不把SPICE电路分析和基板、机箱的3D电磁场分析耦合在一起，没法精确预测。

正是这一点。芯片发热导致基板翘曲信号质量恶化，温度循环使焊点疲劳，高速开关产生EMI——全部都关联着。所以电子设备设计必须采用"多物理场"方法，整合热、结构、电磁三个方面。这样CAE工程师的需求就不断增长了。