等离子刻蚀选择比与各向异性模拟器

Q: Bosch 工艺（DRIE）与普通 RIE 有何区别？

Bosch 工艺是深反应离子刻蚀（DRIE）的代表方法：以 SF₆ 等离子体刻蚀 Si（数秒）与 C₄F₈ 等离子体在侧壁沉积保护膜（数秒）高速交替进行。每个循环只在纵向推进少量距离，侧壁则保留特氟龙状保护膜，因此可实现深宽比 30～100 以上的垂直深沟。MEMS 的硅通孔（TSV）与惯性传感器梳齿结构离开 Bosch 几乎无法制作。其特征是侧壁上残留微米尺度的“扇贝”（scallop），必要时可用 O₂ 等离子体或稀 HF 平滑。

Q: 原子层刻蚀（ALE）与普通刻蚀有何不同？

ALE 每次只去除表面一个原子层，将化学活化（例如 Cl₂ 吸附）与低能离子去除（低能 Ar⁺）按循环交替进行。每循环只推进 0.1～0.3 nm，但深度由循环数决定，因此 300 mm 全片均匀性可达 ±0.1 nm，选择比与各向异性都极高。EUV 节点（5 nm 以下）的逻辑器件、先进 DRAM／3D-NAND 的凹陷工艺、GAA 晶体管的沟道释放等都已广泛采用。普通 RIE 在秒级即可刻出亚微米，ALE 则在分钟级精控数 nm，堪称“原子层雕刻刀”。

等离子刻蚀选择比与各向异性模拟器

用于 SiO₂、Si、poly-Si、Al 等薄膜在反应离子刻蚀（RIE）下进行图形化的工具。改变气体种类、等离子源功率、偏置功率与压力，刻蚀速率、选择比、各向异性度、刻蚀深度、掩膜消耗与深宽比会实时变化，可用于半导体工艺配方设计。

参数设置

刻蚀气体

主反应气体与代表性体系

被刻蚀膜

需要刻蚀的薄膜种类

等离子源功率

偏置功率

偏置越高离子定向性越强（各向异性↑、选择比↓）

腔室压力

mTorr

低压下离子平均自由程变长、各向异性提升

气体流量

sccm

刻蚀时间

计算结果

—

刻蚀速率 (nm/min)

—

选择比 (vs 光刻胶)

—

各向异性度 (%)

—

刻蚀深度 (nm)

—

掩膜消耗 (nm)

—

深宽比 (—)

—

刻蚀截面动画

紫色为等离子体区域，黄色为光刻胶掩膜，蓝色为被刻蚀薄膜，青色箭头表示入射离子。其垂直与侧向比例决定各向异性度。

气体×膜选择比矩阵（相对光刻胶）

各向异性度 vs 腔室压力

理论与主要公式

$$\text{Selectivity} = \frac{ER_{\text{target}}}{ER_{\text{mask}}},\qquad A = 1 - \frac{ER_{\text{lat}}}{ER_{\text{vert}}}$$

ER：刻蚀速率（nm/min），A：各向异性度（1=完全垂直，0=各向同性）。低压与高偏置都能提升 A。

$$ER_{\text{actual}} = ER_{\text{base}}\cdot\sqrt{\tfrac{P_{src}}{1000}}\cdot\bigl(0.8 + 0.3\,\tfrac{P_{bias}}{100}\bigr)$$

经验式：源功率 P_src（W）按平方根缩放，偏置功率 P_bias（W）按线性修正合成。

$$d = ER_{\text{actual}}\cdot t/60,\qquad AR = d/W_{\text{feature}}$$

刻蚀深度 d（nm，t：秒）、深宽比 AR（特征宽度 W=200 nm 假设）。Bosch DRIE 目标 AR > 30。

等离子刻蚀的选择比与钻蚀 — 各向异性刻蚀设计

🙋

"等离子刻蚀"是半导体工厂里那个神秘工序吧？通入氟、氯气体就能把晶圆上的薄膜削掉，可气体怎么能磨掉金属和硅呢？

🎓

问得好。普通湿法刻蚀（比如 HF 水溶液）只靠化学反应溶解薄膜；而等离子刻蚀，特别是 RIE（反应离子刻蚀）更高明。腔室内通入气体并施加 RF 后会电离出氟自由基（F*）和阳离子（CF₃⁺）。自由基在表面发生反应，例如 SiO₂ + 4F → SiF₄↑，把固体膜变成挥发性气体；同时阳离子被向下加速并物理轰击表面，把反应产物撞飞，防止它阻碍化学反应。化学加物理这一"双管齐下"，正是干法刻蚀的本质。

🙋

原来自由基和离子分工合作。左边把气体从 CF₄+O₂ 换成 Cl₂+BCl₃ 时，SiO₂ 的选择比一下子就掉了，为什么？

🎓

这正是"选择比的气体策略"。Cl 对 Si 与 Al 反应活性高，但 SiO₂ 里的 O-Si 键非常牢固，Cl 很难拆开。所以在 Cl₂ 等离子体下 SiO₂ 只有约 30 nm/min，而 Al 能达到 600 nm/min。因此可以在不损伤下层 SiO₂ 的情况下，把上层 Al 配线切开。反过来要刻 SiO₂ 时就用 CF₄+O₂，让氟自由基占主导。配方设计的铁律就是"选择能与目标膜反应、却不与下层反应的气体"。

🙋

各向异性度曲线一升压就急剧下降。我们想要垂直侧壁，为什么压力会影响这个？

🎓

低压下离子平均自由程长，在鞘层（等离子体与晶圆的边界）被加速的离子几乎不发生碰撞，垂直方向地落到表面。物理溅射只对水平面有效，自由基对侧壁的化学攻击又较弱，于是侧壁近乎垂直。压力升高后离子被散射，入射角变宽，侧壁也被轰击，就出现钻蚀。在 5 nm 节点 A 要求＞ 0.95，所以现场常用 5～20 mTorr 的低压加上数百瓦的偏置。

🙋

选 DRIE Bosch 时行为突然变得不一样，它和普通 RIE 区别在哪里？

🎓

Bosch 是 MEMS 与 TSV 专用的"深孔工艺"，每 2～5 秒交替切换 SF₆（刻蚀）与 C₄F₈（钝化）。SF₆ 步骤里 Si 被等向小幅刻蚀，下一步 C₄F₈ 在侧壁沉积特氟龙状 CF_x 保护膜；再下一步 SF₆ 让底部保护膜被离子轰碎、Si 继续向下刻，而侧壁保护膜保留下来阻止横向扩散。如此循环 100～1000 次，便能得到深宽比 30～100 的垂直深孔。侧壁上 μm 周期的"扇贝"正是 Bosch 的标志。惯性传感器梳齿与喷墨喷嘴若无 Bosch 工艺将无从制作。

🙋

最近常听说的"ALE（原子层刻蚀）"也算 RIE 吗？

🎓

ALE 是 RIE 的进阶版，关键在于把化学吸附与物理去除"在时间上分开"。先让表面吸附一层 Cl₂ 等分子（自限），再用低能 Ar⁺ 离子轻轻把吸附层剥离。每个循环只推进 0.1～0.3 nm，但循环数完全决定深度，因此 300 mm 全片均匀性可达 ±0.1 nm。EUV 节点（3～5 nm）的 GAA 晶体管、先进 DRAM 凹陷刻蚀、3D-NAND 沟道形成都离不开 ALE。Lam Research 的 Kiyo、Applied Materials 的 Sym3、TEL 的 Tactras Vigus 等最先进装置都已配备 ALE 模式。

常见问题

选择比（Selectivity）是被刻蚀膜的刻蚀速率除以掩膜（或下层膜）的刻蚀速率，是一个无量纲量。例如用 CF₄+O₂ 等离子体刻蚀 SiO₂，以光刻胶为掩膜，SiO₂ 速率 200 nm/min、胶速率 100 nm/min 时，选择比为 2.0。当选择比低于 1 时，掩膜消耗比被刻蚀膜还快，图形会在刻完之前就崩塌。深沟槽与厚膜刻蚀通常要求 5～20，Bosch DRIE 等特殊工艺甚至需要 100 以上。

各向异性度 A = 1 − （侧向刻蚀速率 / 纵向刻蚀速率）。A=1 表示完全垂直（理想干法刻蚀），A=0 则为完全各向同性（相当于湿法刻蚀）。亚微米集成电路要求 A > 0.9，以避免相邻配线短接。侧向刻蚀（钻蚀）会减小线宽，使最终器件参数（导通电阻、阈值电压）偏离设计值。降低压力（< 20 mTorr）和提高偏置功率（增强离子定向轰击）都能提高各向异性，但会牺牲选择比。

Bosch 工艺是深反应离子刻蚀（DRIE）的代表方法：以 SF₆ 等离子体刻蚀 Si（数秒）与 C₄F₈ 等离子体在侧壁沉积保护膜（数秒）高速交替进行。每个循环只在纵向推进少量距离，侧壁则保留特氟龙状保护膜，因此可实现深宽比 30～100 以上的垂直深沟。MEMS 的硅通孔（TSV）与惯性传感器梳齿结构离开 Bosch 几乎无法制作。其特征是侧壁上残留微米尺度的"扇贝"（scallop），必要时可用 O₂ 等离子体或稀 HF 平滑。

ALE 每次只去除表面一个原子层，将化学活化（例如 Cl₂ 吸附）与低能离子去除（低能 Ar⁺）按循环交替进行。每循环只推进 0.1～0.3 nm，但深度由循环数决定，因此 300 mm 全片均匀性可达 ±0.1 nm，选择比与各向异性都极高。EUV 节点（5 nm 以下）的逻辑器件、先进 DRAM／3D-NAND 的凹陷工艺、GAA 晶体管的沟道释放等都已广泛采用。普通 RIE 在秒级即可刻出亚微米，ALE 则在分钟级精控数 nm，堪称"原子层雕刻刀"。

实际应用

逻辑与存储半导体前道工艺：5 nm / 3 nm 最先进逻辑（TSMC N5/N3、Samsung 3GAE、Intel 18A）的栅极形成、接触孔开口、金属布线图形化几乎全部使用 RIE + ALE。SiO₂ 接触孔用 CF₄/CHF₃ 系，Si 鳍片用 HBr/Cl₂，Cu 大马士革低 k 介质用 C₄F₈，单片晶圆经历 30～50 道刻蚀工序。

3D-NAND 与 DRAM：176 层、232 层 3D-NAND 需要一次贯通堆叠的高深宽比沟道孔（直径 100 nm、深度 10 μm、AR > 100），借助 F 系气体 + 深紫外脉冲 + 硬掩膜完成业界最难的 HARC（High Aspect Ratio Contact）刻蚀。Lam Research 的 Sense.i 平台几乎垄断该工序，并以类 Bosch 多步配方将侧壁锥角控制在 ±0.5° 以内。

MEMS 与 TSV（先进封装）：惯性传感器（IMU）梳齿、喷墨喷嘴、HBM 高带宽内存的硅通孔，都依靠 Bosch DRIE 加工直径 5～50 μm、深度 100～500 μm 的深孔。扇贝周期（200～500 nm）与侧壁角（89.5° ± 0.5°）是质量指标。SPTS（KLA）、Plasma-Therm、TEL 的专用 ICP-RIE 装置在该领域占主导。

化合物半导体与功率器件：GaN（功率 HEMT）与 SiC（EV 逆变器）的台面形成与栅极凹陷常用 Cl₂/BCl₃ 系，SiC 速率 100～500 nm/min、GaN 50～200 nm/min。SiC 化学稳定性极高，要做到选择比 5 以上必须强化物理溅射，因此常采用 200～500 W 高偏置。Lam Versys Metal 与 AMAT Producer Etch 是该领域主流装置。

常见误解与注意事项

最常见的陷阱是"刻蚀速率与功率成正比"这一误解。源功率提高 2 倍确实能使自由基密度增加，但鞘层电压下降会削弱离子轰击，最终速率大约只按功率的平方根上升。若再用提高偏置去补偿，光刻胶掩膜的消耗速率也会几乎同步上升，选择比随之崩塌。本模拟器对源功率取 √P_src、对偏置取线性的设定正是出于此考虑。"加大功率就更快"的想法在深沟刻蚀中会导致掩膜先消失、图形转移失败。

第二个陷阱是"各向异性度越高越好"。集成电路确实要求 A ＞ 0.9，但一味追求低压高偏置会带来：(1) 掩膜选择比显著下降；(2) 过强离子能量造成等离子损伤（界面缺陷、Vth 漂移）；(3) 充电诱发的侧壁倾斜（钻蚀的反方向，即 V 形槽）。实际产线通常将 A 控制在 0.92～0.95 的"适度"范围，再通过多步配方（主刻蚀→过刻→软着陆）维持良率。本工具的 A 是理想式，需与实测 SEM 截面对照。

第三个陷阱是"刻蚀深度 = ER × 时间可以精确预测"的简化。实际还有：(1) 图形密集区会消耗气体使自由基不足，孤立图形反而更快（loading 效应）；(2) 越深的孔底部到达的离子越少（ARDE，深宽比相关刻蚀）；(3) 晶圆温升使胶变形等非线性因素叠加。Bosch DRIE 深孔在晶圆中心与边缘往往有 5～10% 的深度差，量产用膜厚监测与 ±5% 刻蚀时间补偿来处理。请将本模拟器视为初版配方的量级估算工具。

等离子刻蚀的选择比与钻蚀 — 各向异性刻蚀设计

常见问题

实际应用

常见误解与注意事项

使用指南

具体计算示例

实务注意事项