ESD（静電気放電）シミュレーション

そう、まさにあの「バチッ」だよ。ただし、人間が感じるのは3kV以上だけど、半導体ICは数百Vで壊れる。しかもESDの放電パルスは立ち上がり時間がわずか0.7〜1ナノ秒で、ピーク電流は数アンペアから数十アンペアに達する。雷の1000倍速い衝撃波がICの酸化膜を数ナノメートルの経路で絶縁破壊させるんだ。

できる。人体モデル（HBM）で4kVのESD電流は立ち上がり1nsでピーク7.5Aになる。この超高速パルスがPCBパターンを伝搬して、ICの入力保護回路に到達するまでの電圧・電流分布を解析するのがESDシミュレーションだ。IEC 61000-4-2のレベル4（±8kV接触放電）をクリアするには、ESDパスのインピーダンスを3D FEMで最適化する必要がある。

典型的なのはスマートフォンのUSB-Cコネクタだね。ユーザーが帯電した状態でケーブルを挿すと、コネクタのシェル→GNDプレーン→ICの経路でESD電流が流れる。この経路のインピーダンスが高いと、ICのVSS-VDDピン間に規格外の電圧がかかって誤動作やラッチアップが起きる。出荷前にシミュレーションで電流密度マップを確認しておけば、量産後のリコールを防げるわけだ。

ESD試験には対象レベルに応じて複数のモデルがある。それぞれ回路定数が違うから、電流波形の形が全然違うんだ。

その通り。CDMは時間刻みをピコ秒オーダーにする必要があるから計算コストが桁違いに高い。だから実務ではまずIECモデルでシステムレベルの合否判定をして、NGならHBMモデルでICの入力保護回路を詳細に解析する、という2段階アプローチが一般的だよ。

基本はマクスウェル方程式だ。ESDパルスは周波数成分がDC〜数GHzに広がるから、準静的近似は使えない。フルウェーブ（全波）解析が必要になる。

ESDの場合、特に重要なのは変位電流項 $\partial \mathbf{D}/\partial t$ だ。ESDパルスの $di/dt$ が数GA/sに達するから、磁場の変動も激しく、EMI（電磁干渉）として周囲の回路にノイズを撒き散らす。この「撒き散らし」を正確に追うには、マクスウェル方程式を省略なしで解かなきゃいけない。

HBMの等価回路は100pFのキャパシタを1.5kΩの抵抗を通して放電するRCモデルだ。ただし、放電経路には寄生インダクタンス $L_p$ があるから、実際の波形は二重指数関数になる。

その通り。あとESDが蓄えるエネルギーも重要だ。

4.8mJは微小に見えるけど、これがナノ秒で放出されると瞬時電力は数キロワットになる。ICの入力保護回路（ESDクランプ）がこのエネルギーを安全に吸収できるかどうかが設計の勝負どころだ。

IEC 61000-4-2の波形は2つのピークを持つ独特な形をしている。最初の鋭いスパイクと、その後のブロードなハンプだ。規格ではこの波形を4つのパラメータで定義している。

そう。IECはシステムレベルの試験だから、人体の手→筐体→PCB→ICという現実的な放電経路全体を模擬している。シミュレーションでは、この波形を電流源として放電ポイントに注入し、PCB上の応答を解析する。等価回路としては次のような2段RLC回路で近似できる。

グラウンドプレーンは「完全なゼロ電位の面」じゃない。実際にはプレーンにもインダクタンス $L_{\text{gnd}}$ がある。ESD電流が流れると、このインダクタンスによって局所的な電位上昇が起きる。これがグラウンドバウンスだ。

だからESD対策ではGNDビアを放電点の直近に複数本配置して $L_{\text{gnd}}$ を下げることが鉄則なんだ。例えばビアを4本並列にすれば $L_{\text{gnd}}$ は約1/4になり、バウンス電圧も7.5Vに下がる。シミュレーションでは、GNDプレーンの電位分布をカラーマップで可視化して、バウンスが大きい「ホットスポット」を特定するのが定番の使い方だよ。

TVS（Transient Voltage Suppressor）はESD電流を吸収するための保護素子だ。正常時は高インピーダンスで信号に影響しないけど、ESDが印加されるとブレークダウンして低インピーダンスになり、電圧を一定値に「クランプ」する。

まさにそこがESDシミュレーションの核心だ。クランプ電圧が高すぎるなら、$R_{\text{dyn}}$ が小さいTVSに変更するか、TVSの配置を放電点に近づけて配線のインダクタンスによる電圧上昇分を減らす。シミュレーションでは、TVSのSPICEモデルと3D電磁場解析を連成させて、ICピンでの実効クランプ電圧を算出するのが正攻法だ。

もう1つ重要なのが、TVS〜ICピン間の配線インダクタンス $L_{\text{trace}}$ の影響だ。

だからESD対策の世界では「TVSはICの隣に置け、1mmでも近く」が鉄則なんだ。ここまで来ると、回路図上の接続だけでは対策できない。PCBレイアウトの3D電磁場解析が不可欠になる理由がわかるだろう？

ESD解析の主力はFDTD法（時間領域有限差分法）だ。理由は3つある。

FDTD法の安定条件はCFL（Courant-Friedrichs-Lewy）条件で決まる。

いい指摘だ。だからCST Studio SuiteではPBA（Perfect Boundary Approximation）やTST（Thin Sheet Technology）を使って、メッシュ境界上の薄い導体を正確に扱う。また、ESD電流が集中する経路（TVS周辺、GNDビア列など）だけ局所的にメッシュを細分化するサブグリッド技術も重要だよ。

ある。特にESD保護回路の3Dインピーダンス最適化ではFEMが威力を発揮する。FEMは非構造メッシュ（四面体）が使えるから、複雑な形状のコネクタやBGAパッケージの内部構造を忠実にモデル化できる。Ansys HFSSの時間領域解析やCOMSOL Multiphysicsが代表的だ。

FEMでESD経路のインピーダンスを求める場合、弱形式は次のようになる。

そう。通常の節点要素でベクトル場（電場・磁場）を扱うと「スプリアスモード」という偽の固有モードが出てしまう。辺要素（Nedelec要素）は要素の辺に沿った接線成分を自由度とするから、この問題を根本的に回避できる。高周波電磁場解析では事実上の標準だ。

TVSの非線形I-V特性はマクスウェル方程式の中では直接扱えない。そこで3D電磁場解析（FDTD/FEM）とSPICE回路シミュレータを連成させるアプローチをとる。CST Studio Suiteでは「Schematic」機能で、3DモデルのポートにSPICEサブ回路（TVSモデル）を接続できる。

一般的なスマートフォン基板（8層、100mm×50mm）で、IEC 8kVの100nsパルスを解析する場合、メッシュ数は数百万セル、計算時間はGPUアクセラレーション使用で30分〜2時間程度だ。GPUなしだと半日コースになることもある。だから放電ポイントを絞り込んでから走らせるのが実務的だね。

構造解析のメッシュとは考え方がかなり違う。ESD解析では以下が重要だ。

標準的なフローは以下の5ステップだ。

一番の落とし穴はGNDプレーンのスリット（切り欠き）だ。PCB設計者がアナログ/デジタルのGNDを分離するために入れたスリットが、ESD電流の帰還経路を遮断してしまうケースが非常に多い。シミュレーションで電流密度マップを見ると、スリットの端で電流が集中して迂回している様子が一目でわかる。

ESD耐性の観点だけなら、そうだ。ただし、ノイズ分離の要求もあるから、実際にはスリットの上をESD電流が横切らないレイアウトにする。具体的には：

それが最大の誤解だ。回路図では同じ「GND」でも、PCB上ではインダクタンスが全然違う。TVS配置の3原則を教えよう。

その通り。特に高密度実装のスマホ基板では、TVSの位置を1mm動かすだけでICピンの電圧が数十V変わることがある。だからこそパラメトリックスタディ——TVSの位置を数パターン試して、ICピン電圧が最小になる配置を探す——が重要なんだ。

ESD解析に対応する主要ツールを比較してみよう。

用途別に分けるとこうなる：

オープンソースのopenEMS（FDTD法）でもESD波形の注入と時間領域解析は可能だ。ただし、GUIやESD専用テンプレートがないので、波形定義やポスト処理をスクリプトで書く必要がある。学習用途やプロトタイプ検証には十分使える。また、商用ツールの多くは無料の学生版・評価版を提供しているので、まずはそこから始めるのも手だよ。

最大のトレンドはチップ-パッケージ-ボード（CPB）一体解析だ。従来はICチップ（CDMレベル）とPCB（IECレベル）を別々に解析していたが、最新のアプローチではICのESD保護回路のSPICEモデル + BGAパッケージの3Dモデル + PCBの3Dモデルを統合して解析する。

そう。だからCPB一体解析ではマルチスケール手法が使われる。チップレベル（μmオーダー）はSPICEで、パッケージレベル（mmオーダー）はFEMのSパラメータモデルで、ボードレベル（cmオーダー）はFDTDで、それぞれ最適な手法で解いて連結する。Ansysの「Chip-Package-System」ワークフローやSynopsysのRaptor QCMが代表的なプラットフォームだ。

研究レベルでは活発だ。主に2つのアプローチがある。

完全な置き換えは難しいだろうけど、設計初期段階のスクリーニング（明らかにNGな設計を早期に弾く）には有効だ。「レイアウトDRC（Design Rule Check）にESDルールを組み込む」方向で、PCB設計ツールへの統合が進んでいる。KiCadやAltium Designerのプラグインとして使える日も遠くないかもしれない。

ESD解析のデバッグには定番の手順がある。順番を守ることが大事だ。

ESD対策は「回路設計」「レイアウト設計」「3D電磁場解析」の3つが交差する分野だ。どれか1つでも欠けると最適解にたどり着けない。まずは簡単なモデル（USB-Cコネクタ + TVS + IC）で一連のフローを回してみるのが一番の勉強になるよ。実際に手を動かして、電流密度マップを見たときの「おお！」という感動が、理解を加速させてくれる。