寄生インダクタンス解析 — パワーエレクトロニクスにおけるループインダクタンス抽出と低減設計
理論と物理
概要 — なぜnHが致命的か
先生、寄生インダクタンスって何が問題なんですか？ nH単位の小さな値ですよね？ わざわざCAEで解析するほどのことなんですか？
その「たったnH」が命取りになるんだよ。ポイントは di/dt（電流の時間変化率）の大きさだ。最近のSiC MOSFETのスイッチングでは $di/dt$ が10 A/nsに達する。このとき、たった10 nHの寄生インダクタンスでも：
つまり100 Vのサージ電圧が発生する。800 V耐圧のSiC MOSFETで母線電圧が600 Vなら、600 + 100 = 700 Vでギリギリ。もし寄生インダクタンスが20 nHなら200 Vのサージで耐圧を超えてデバイスが破壊される。
え、10 nHで100 V!? Si IGBTの時代はそんなに問題にならなかったんですか？
Si IGBTのdi/dtはせいぜい1 A/ns程度だ。10 nHでも10 Vしかサージが出ない。だから昔は「ちょっと配線が長くてもまあ大丈夫」で済んでいた。SiC/GaNの高速スイッチングはdi/dtが10倍以上になったから、寄生インダクタンスの影響が一気に顕在化した。バスバーやPCBの導体レイアウトが作る電流ループのインダクタンスを3D FEMやPEEC法で抽出して最小化するのが、今の設計では必須になっているんだ。
なるほど…スイッチング速度が上がったことで、配線の形が性能を左右する時代になったってことですね。でもそもそも、寄生インダクタンスってどこから生まれるんですか？
電流が流れるところには必ず磁場が生じる。磁場がエネルギーを蓄えるということは、そこにインダクタンスが存在する。具体的には：
- バスバー（母線） — DC+とDC-の導体間距離が大きいとループ面積が増え、数十nHになる
- パワーモジュール内部 — ボンディングワイヤ1本で約2〜5 nH
- PCBのビアとトレース — ビア1本で約0.5〜1 nH
- デカップリングコンデンサのリード — ESL（等価直列インダクタンス）が1〜5 nH
これらが合計で数十nHになると、SiCでは深刻なサージ電圧になる。しかも寄生インダクタンスは幾何学的な配置で決まるから、回路図には現れない。だから3Dの電磁界解析が必要なんだ。
サージ電圧の支配方程式
V = L・di/dt以外にも、寄生インダクタンスに関わる重要な式ってありますか？
まず基本の3つの式を整理しよう。
1. サージ電圧（ターンオフ時）
ここで $V_{DC}$ は母線電圧、$L_{loop}$ はスイッチングループ全体のインダクタンス、$V_{diode}$ はダイオードの順方向電圧降下だ。
2. 蓄積磁気エネルギー
このエネルギーがスナバ回路やデバイスの寄生容量で吸収される。大きすぎるとリンギング（振動）が長引いてEMIの原因になる。
3. リンギング周波数
$C_{oss}$ はデバイスの出力容量。$L_{loop}$ と $C_{oss}$ のLC共振で、スイッチング後に数十〜数百MHzの高周波リンギングが発生する。これがEMI規格違反の原因になることが非常に多い。
サージ電圧だけじゃなくて、EMI（電磁干渉）にも直結するんですね。じゃあ寄生インダクタンスを減らすことは、電圧マージンとEMI対策の両方に効くと。
そのとおり。だからパワエレの設計では「いかにループインダクタンスを小さくするか」がすべての出発点になる。目標値としては：
- Si IGBT: $L_{loop}$ < 50 nH でおおむねOK
- SiC MOSFET: $L_{loop}$ < 10 nH が目標、理想は5 nH以下
- GaN HEMT: $L_{loop}$ < 2 nH、チップスケールパッケージが前提
部分インダクタンスとループインダクタンス
インダクタンスの抽出結果を見ていると「部分インダクタンス」と「ループインダクタンス」って2種類出てくるんですけど、何が違うんですか？
これは寄生インダクタンス解析の最も重要な概念だから、しっかり理解しよう。
ループインダクタンス（loop inductance） は閉回路全体で定義される物理量で、VNAやインピーダンスアナライザで実測できる「本物の」インダクタンスだ：
一方、部分インダクタンス（partial inductance） はRuehliが1972年に提唱した概念で、個々の導体セグメントにインダクタンスを「帰属させる」ための数学的な道具だ：
そしてループインダクタンスは部分インダクタンスから次のように計算される：
往路と復路が近いほど $M_{p,ij}$ が大きくなり、$L_{loop}$ が小さくなる。これが「導体を近づけるとインダクタンスが下がる」理由の数学的な説明だ。
なるほど！ 部分インダクタンスは個々のパーツに割り当てるための概念で、実際に測れるのはループインダクタンスだけなんですね。ラミネートバスバーが低インダクタンスな理由も、往路と復路の相互部分インダクタンスが大きいから？
完璧な理解だ。ラミネートバスバーは厚さ0.5〜2 mmの銅板2枚を絶縁フィルムで挟んだ構造で、往路と復路の間隔がわずか0.1〜0.5 mmしかない。間隔が狭いほど $M_{p,ij}$ が $L_{p,ii}$ に近づくから、$L_{loop}$ が劇的に小さくなる。ディスクリートのバスバーでは30〜50 nHだったものが、ラミネートバスバーでは3〜5 nHにまで低減できる。
PEEC法の理論
部分インダクタンスの話が出ましたけど、PEEC法ってまさにそれを使う手法ですよね？
そうだ。PEEC（Partial Element Equivalent Circuit）法は、Ruehliが部分インダクタンスの概念と同時に提案した手法で、寄生インダクタンス抽出の王道だ。
基本的な考え方は：
- 導体を小さなセグメント（セル）に分割する
- 各セグメントの自己部分インダクタンス $L_p$ と抵抗 $R$ を計算する
- セグメント間の相互部分インダクタンス $M_p$ を計算する
- 誘電体がある場合は容量係数（部分キャパシタンス $C_p$）も計算する
- これらをRLCの等価回路として組み立てる
導体セグメント $i$ と $j$ の間のPEEC方程式は：
行列形式で書くと：
$\mathbf{L}_p$ が部分インダクタンスの密行列（full matrix）になるのが計算上のネックだが、導体しか離散化しないので、空気領域のメッシュが不要という大きなメリットがある。
空気領域のメッシュが要らないのは楽ですね！ FEMだと周囲の空気領域まで切らないといけないから…。
そう、それがPEEC法の最大の強みだ。パワーモジュール全体のバスバーやボンディングワイヤを解析する場合、FEMでは空気領域に数百万要素が必要になるけど、PEEC法なら導体だけで数万セルで済む。ただし密行列の演算は $O(N^2)$ のメモリと $O(N^3)$ の計算時間が必要だから、大規模問題ではFMM（高速多重極法）による高速化が不可欠だ。
3D FEM定式化
PEEC法がインダクタンス抽出に強いのはわかりました。じゃあFEMはどういう場面で使うんですか？
FEMは非線形材料（鉄芯のB-Hカーブ）や複雑な幾何形状がある場合に威力を発揮する。磁気シールド付きのバスバーとか、フェライトコア内蔵のパワーモジュールではFEM一択だ。
定式化はベクトルポテンシャル $\mathbf{A}$ を使う。磁束保存 $\nabla \cdot \mathbf{B} = 0$ を自動的に満たすために $\mathbf{B} = \nabla \times \mathbf{A}$ と置き、アンペールの法則から：
ここで $\mathbf{J}_s$ は外部電流源、右辺第二項は渦電流項だ。時間調和（正弦波）を仮定すれば $\partial/\partial t \to j\omega$ で周波数領域の定式化になる。
辺要素（Nedelec要素）で離散化すると：
$\mathbf{K}$ は剛性マトリクス（$\nabla \times$ 項）、$\mathbf{M}$ は質量マトリクス（渦電流項）、$\mathbf{a}$ は辺上の自由度ベクトルだ。
解いた後、インダクタンスの値はどうやって取り出すんですか？
主に2つの方法がある：
エネルギー法（最も一般的）：
磁束鎖交法：
エネルギー法は体積積分なので空気領域も含めた全領域の磁場エネルギーを計算する。だから空気領域のメッシュが粗すぎると結果が不正確になる。これがFEMでインダクタンス抽出する際の最大の注意点だ。
ニューマン公式 — 「ループ面積が重要」の数学的根拠
寄生インダクタンスを直感的に理解するには「ループ面積」の概念が鍵だ。2本の平行導体（長さ $l$、間隔 $d$、導体半径 $r$）のループインダクタンスは：$L_{loop} = \frac{\mu_0 l}{\pi} \ln\frac{d}{r}$。間隔 $d$ を半分にすれば $\ln$ の中が半分になるが、対数関数なので劇的には下がらない。一方、ラミネートバスバーのように面対向にすると、相互部分インダクタンスの打ち消しが非常に効率的に働き、桁違いの低減が可能になる。これがニューマンの相互インダクタンス公式 $M = \frac{\mu_0}{4\pi} \oint \oint \frac{d\mathbf{l}_1 \cdot d\mathbf{l}_2}{|\mathbf{r}_{12}|}$ の実用上の帰結だ。
部分インダクタンスの物理的意味
- 自己部分インダクタンス $L_{p,ii}$：導体セグメント $i$ が単独で蓄える磁気エネルギーに対応。セグメントが長いほど、断面積が小さいほど大きくなる。ボンディングワイヤの寄生インダクタンスが大きい（細い＋長い）のはこれが原因。
- 相互部分インダクタンス $M_{p,ij}$：セグメント $i$ と $j$ が共有する磁気エネルギーに対応。同方向に電流が流れるセグメント間では正、逆方向では負になる。往路と復路を近接させると大きな正の $M_p$ が生じ、ループインダクタンスの打ち消しに寄与する。
- ループインダクタンスの打ち消し：$L_{loop} = \sum L_{p} - 2\sum M_{p}$ において、$M_p$ の総和が $L_p$ の総和に近づくほどループインダクタンスが小さくなる。完全な同軸構造なら理論上ゼロにできる。
適用限界と注意点
- 準静的近似：電磁波の波長が構造寸法よりも十分大きいこと。周波数が数百MHzを超えるとPEEC法でもフルウェーブ拡張（retarded PEEC）が必要
- 表皮効果：高周波では電流が導体表面に集中し、実効断面積が減少。これによりインダクタンスの周波数依存性が生じる
- 近接効果：隣接する導体同士の電流分布の相互作用。ラミネートバスバーでは特に重要
- 温度依存性：抵抗率は温度で変化するが、インダクタンスは幾何学的な量なので温度にほとんど依存しない
次元解析と代表的な値
| 構造 | 典型的な $L_{loop}$ | 設計目標 | 備考 |
|---|---|---|---|
| ディスクリートバスバー | 30〜80 nH | < 50 nH | Si IGBT時代の標準 |
| ラミネートバスバー | 3〜10 nH | < 5 nH | SiCモジュール向け |
| ボンディングワイヤ（1本） | 2〜5 nH | — | 長さ10 mm、径300 μm |
| PCBビア（1本） | 0.5〜1 nH | — | 厚さ1.6 mm |
| GaN半導体パッケージ内 | 0.2〜1 nH | < 0.5 nH | フリップチップ前提 |
数値解法と実装
PEEC法の離散化
PEEC法の理論はわかりました。実際にどうやって離散化するんですか？
導体を直方体のボリュームセル（volume filament）に分割するのが基本だ。各セルで電流密度を一様と仮定し、セル間の部分インダクタンスをノイマン公式の数値積分で計算する。
具体的には、セル $i$（体積 $V_i$）とセル $j$（体積 $V_j$）の相互部分インダクタンスは：
$a_i$, $a_j$ は各セルの断面積、$\hat{\mathbf{l}}$ は電流方向の単位ベクトルだ。
このダブルボリューム積分は解析解がある場合（直方体セル同士で軸が平行）にはGraver公式やHoer-Love公式で高速に評価できる。任意形状の場合はガウス求積を使う。
密行列が問題になるって言ってましたよね？ $N$ セルあると $N \times N$ の行列ですか？
そう。メモリが $O(N^2)$、LU分解の計算量が $O(N^3)$ だ。$N = 10^5$（10万セル）だと $10^{10}$ のメモリが必要で、まず無理。だからAnsys Q3Dなどでは以下の高速化手法が使われている：
| 手法 | 計算量 | メモリ | 概要 |
|---|---|---|---|
| FMM（高速多重極法） | $O(N \log N)$ | $O(N)$ | 遠方相互作用を多重極展開で近似 |
| ACA（適応的交差近似） | $O(N \log^2 N)$ | $O(N \log N)$ | 階層行列で低ランク近似 |
| FFT加速 | $O(N \log N)$ | $O(N)$ | 均一グリッド上でFFTで畳み込み |
FEMエネルギー法によるインダクタンス計算
FEMでインダクタンスを計算するときの具体的な手順を教えてください。
FEMエネルギー法の手順はこうだ：
- モデル作成：導体＋空気領域の3Dモデル。空気領域は導体の5〜10倍の範囲を確保
- 励起条件：対象のループに既知の電流 $I_0$ を印加
- 求解：磁場 $\mathbf{B}$ を計算
- 後処理：全領域の磁気エネルギーを体積積分
相互インダクタンスの場合は2回の計算が必要だ：
ここで $L_{12}$ はループ1とループ2に同時に電流を流したときのインダクタンス、$L_1$, $L_2$ はそれぞれ単独のインダクタンスだ。
空気領域を5〜10倍ってかなり大きいですね。境界条件は何を使うんですか？
外部境界には $\mathbf{A} \times \mathbf{n} = 0$（磁気壁）を使うのが一般的だ。ただしこれは「境界で磁束が壁に平行になる」という仮定だから、境界が近すぎると磁束が跳ね返されて非物理的な結果になる。境界距離のガイドラインとしては：
- 導体の最大寸法の5倍以上：誤差5%以内
- 導体の最大寸法の10倍以上：誤差1%以内
- 無限要素（infinite element）を使えば2〜3倍で済む
Ansys Maxwellでは "Region" パラメータでこの空気領域サイズを指定する。COMSOLでは "Infinite Element Domain" が使える。
周波数依存性と表皮効果
実際のスイッチング波形にはいろんな周波数成分が含まれますよね。周波数によってインダクタンスは変わるんですか？
変わる。これが表皮効果の影響だ。表皮深さ $\delta$ は：
銅（$\sigma = 5.8 \times 10^7$ S/m）の場合：
- 1 MHz: $\delta \approx 66\,\mu\text{m}$
- 10 MHz: $\delta \approx 21\,\mu\text{m}$
- 100 MHz: $\delta \approx 6.6\,\mu\text{m}$
SiC MOSFETのスイッチングでは立ち上がり時間が10〜50 nsだから、周波数成分は数十MHz〜数百MHzに及ぶ。バスバーの厚さが2 mmだと、高周波成分に対しては電流が表面0.02 mmにしか流れない。結果として：
- 抵抗 $R$ は周波数とともに増大する（$R \propto \sqrt{f}$）
- インダクタンス $L$ は周波数とともに減少する（内部インダクタンス成分が失われる）
だからインダクタンス抽出はスイッチング周波数に対応する帯域で行わないと意味がない。
収束性とメッシュ要件
メッシュの切り方にコツはありますか？ 表皮効果を考慮するとかなり細かくする必要がありそうですが…
FEMの場合、メッシュの鍵は表皮深さ方向の要素数だ。以下が目安：
| 対象 | メッシュ要件 | 備考 |
|---|---|---|
| 導体表面 | $\delta/3$ 以下の要素厚 | 表皮効果のため。最低3層 |
| 導体間ギャップ | ギャップの1/5以下 | 近接効果の正確な捕捉 |
| 空気領域 | 導体近傍は密、遠方は粗 | 要素サイズ比1:100程度まで可 |
| コーナー・エッジ | 局所的に細分化 | 電流集中部。ただしL値への影響は小 |
PEEC法の場合は空気メッシュ不要だが、導体内部のセル分割は同様に表皮効果を考慮して行う。実務では、まず粗いメッシュで計算し、メッシュを2倍に細分化して結果が1%以内で一致することを確認する「メッシュ収束性テスト」が必須だ。
PEEC法とFEMの使い分け
PEEC法とFEMの違いは「航空写真」と「地上写真」の違いに似ている。PEEC法は導体の配線構造を上から俯瞰して寄生パラメータを高速に抽出する航空写真。FEMは特定の領域を地上から詳細に観察する地上写真。バスバー全体のループインダクタンスを評価するならPEEC、ボルト締結部の局所的な電流集中を見たいならFEMが適する。実務では、まずPEECで全体の寄生パラメータを抽出し、問題がある箇所だけFEMで詳細解析するという2段階アプローチが効率的だ。
実践ガイド
解析フロー
実際にパワーモジュールの寄生インダクタンスを解析するとき、最初の一歩から教えてください！
実務の解析フローを5ステップで説明しよう：
Step 1. スイッチングループの特定
- 回路図上で、スイッチングデバイス → DC+バスバー → デカップリングコンデンサ → DC-バスバー → スイッチングデバイス、のループを特定する
- このループが最小化すべき「コミュテーションループ」だ
Step 2. 3Dモデルの構築
- CADデータから導体部分（バスバー、ボンディングワイヤ、PCBトレース）を抽出
- 絶縁体、ハウジングなど電気的に無関係な部品は除去（解析を軽くする）
- ボルト締結部は円柱で簡略化。接触抵抗は無視してOK（インダクタンスに影響しない）
Step 3. 励起条件と境界条件
- コミュテーションループに1 Aの電流源を設定（線形問題なので電流値は任意）
- 周波数：スイッチングの立ち上がり時間 $t_r$ から $f = 1/(2 t_r)$ を目安に設定
- 外部境界：十分な空気領域 or 無限要素
Step 4. 求解とインダクタンス抽出
- PEEC法：自動的にRLCマトリクスが出力される
- FEM：エネルギー法でL値を後処理で計算
Step 5. 回路シミュレーションとの統合
- 抽出されたRLC等価回路をSPICEモデルとして出力
- 回路シミュレータ（LTspice等）でスイッチング波形を確認
- サージ電圧が耐圧の80%以下であること、リンギングがEMI規格内であることを検証
バスバー設計の最適化
バスバーの設計で、ループインダクタンスを下げるテクニックを具体的に教えてください。
バスバーの低インダクタンス設計の3大原則を覚えておこう：
原則1：ループ面積を最小化する
- DC+とDC-をラミネート構造（面対向）にする → ループインダクタンスが1/10以下に
- 間に挟む絶縁体は薄い方がいい（0.1 mm程度）。耐電圧とのトレードオフ
原則2：電流経路を短くする
- デカップリングコンデンサをスイッチングデバイスの直近に配置
- 「最短経路設計」— コンデンサからデバイスまでの導体長を最小にする
原則3：並列化でインダクタンスを下げる
- コンデンサを複数並列に配置 → 各コンデンサのESL（等価直列インダクタンス）が並列合成で低下
- 例：ESL = 5 nHのコンデンサを4個並列 → 合成ESL ≈ 1.25 nH
| 設計手法 | L低減効果 | コスト増 | 適用先 |
|---|---|---|---|
| ラミネートバスバー | 1/5 〜 1/10 | 中 | パワーモジュール |
| コンデンサ直近配置 | 1/2 〜 1/3 | 小 | インバータ全般 |
| コンデンサ並列化 | 1/N（N個並列） | 中 | 大電流回路 |
| ダイレクトリードボンド | 1/3 〜 1/5 | 大 | 高信頼性モジュール |
| フリップチップ接続 | 1/10以下 | 大 | GaN HEMT |
PCBレイアウトの低インダクタンス化
PCBでGaNデバイスを使う場合、どんなレイアウトが推奨されますか？
GaN HEMTのPCBレイアウトは最も厳しい要件が求められる分野だ。以下のテクニックが必須になる：
- 多層基板の活用：内層にリターンプレーンを配置し、表層のトレースとの間でラミネート効果を得る。4層基板なら Layer1（DC+トレース）— Layer2（GNDプレーン）— Layer3（DC-プレーン）— Layer4（信号）が定番
- ビア配列：電流容量だけでなくインダクタンス低減のためにビアを複数並列に使う。ビア間隔は1 mm以下が望ましい
- デカップリングコンデンサの配置：デバイスの直下（基板裏面）に0402/0603サイズの低ESLセラミックコンデンサを配置
- ケルビン接続：ゲートドライバのリターンをパワーループとは別経路にして、コモンソースインダクタンスの影響を排除
回路シミュレータとのSPICE連携
抽出したインダクタンスを回路シミュレーションに持っていくにはどうすればいいですか？
これは実務で最も重要なワークフローだ。主な方法は3つ：
1. 集中定数モデル（単一L値）
- $L_{loop}$ の値をSPICEの inductance として直接入力
- 最も簡単だが、周波数依存性や分布効果を無視
- 概算評価に使う
2. RLCKマトリクスモデル
- Ansys Q3Dが出力する形式。各ポート間のR, L, C, Kの結合マトリクス
- LTspiceやSIMetrixに取り込み可能
- 多端子の相互作用を正確に表現
3. Sパラメータ / Touchstoneファイル
- .s2p / .snp 形式で周波数特性を保持
- 広帯域（DC〜数百MHz）の特性を忠実に再現
- ただし回路シミュレータ側でSパラメータブロックに対応している必要がある
実務のベストプラクティスは「まずRLCKで回路シミュレーションし、問題があればSパラメータで精緻化する」という段階的アプローチだ。
よくある失敗と対策
初心者がやりがちなミスってありますか？
| 失敗パターン | 症状 | 原因と対策 |
|---|---|---|
| 空気領域が狭すぎる | L値が20%以上大きい | 磁束が境界で反射。導体の10倍の空気領域を確保するか、無限要素を使用 |
| 表皮効果を無視 | 高周波でR, Lが実測と不一致 | 導体内部のメッシュを $\delta/3$ 以下に。周波数掃引で特性確認 |
| コミュテーションループの誤認 | サージ電圧の予測が外れる | 「どの経路を電流が通るか」を回路図と3D構造の両方から確認 |
| 接続抵抗の過大評価 | ダンピングが大きすぎる | ボルト接続部は一体導体としてモデル化し、接触抵抗は別途追加 |
| コンデンサのESLを無視 | 合計L値が解析値より大きい | デカップリングコンデンサのESL（データシート値）をモデルに含める |
VNAで寄生インダクタンスを実測する — 「解析と合わない」ときの検証手順
寄生インダクタンスの解析結果を実測で検証するには、VNA（ベクトルネットワークアナライザ）が定番ツールだ。測定対象のインピーダンス $Z$ を周波数掃引で測り、低周波側で $|Z| = 2\pi f L$ の直線関係が成立する帯域からLを読み取る。ただし実測にはプローブの接続位置やグランドリターン経路の影響が大きく、プローブの配線がそれ自体でインダクタンスを作ってしまう。実務のコツは「TDR（Time Domain Reflectometry）と組み合わせて局所的なインダクタンスをマッピングする」こと。解析結果と実測が10%以上ずれたら、モデルの境界条件か実測の接続方法を疑うのが正しい順序だ。
設計レビューの勘所
パワーモジュールの設計レビューで「ループインダクタンスはいくつですか？」と聞いたとき、即答できないチームはかなり危ない。この数字を把握していないということは、スイッチング波形のサージ電圧を見積もれていないということだ。実務の鉄則は「レイアウト変更のたびにインダクタンスを再抽出し、回路シミュレーションで波形を確認する」こと。1回の解析に30分〜1時間かかるが、試作後に壊れてから原因を追うのに比べれば圧倒的に安い。
ソフトウェア比較
対応ツール一覧
寄生インダクタンスの抽出に使えるCAEツールを教えてください。
| ツール | 手法 | 得意分野 | SPICE出力 |
|---|---|---|---|
| Ansys Q3D Extractor | PEEC + FEM | バスバー・ボンディングワイヤのRLCK抽出。パワエレの業界標準 | .sp, RLCK matrix |
| Ansys SIwave | MoM + FEM | PCB基板のPI/SI解析。多層基板のビア・トレース | Touchstone (.snp) |
| Ansys Maxwell | 3D FEM | 非線形材料・複雑形状。モータ・変圧器にも対応 | 結合回路として |
| Ansys HFSS | 3D FEM (FW) | フルウェーブ。数十GHzまでの高周波。パッケージ解析 | Touchstone (.snp) |
| COMSOL Multiphysics | 3D FEM | マルチフィジクス（熱+電磁+構造）。カスタム定式化 | 手動エクスポート |
| CST Studio Suite | FIT/FEM/MoM | EMC解析との連携。ケーブルハーネス | Touchstone (.snp) |
| Keysight ADS / EMPro | FEM + MoM | RF回路との統合ワークフロー | Touchstone (.snp) |
| FastHenry (OSS) | PEEC | 無料。単純な導体構造の高速計算 | テキスト出力 |
機能比較マトリクス
パワーモジュールのバスバー解析に一番向いているのはどれですか？
| 要件 | Q3D | Maxwell | COMSOL | FastHenry |
|---|---|---|---|---|
| PEEC法 | ◎ | × | × | ◎ |
| 3D FEM | ○ | ◎ | ◎ | × |
| 非線形材料 | × | ◎ | ◎ | × |
| 周波数掃引 | ◎ | ○ | ◎ | ◎ |
| SPICE出力 | ◎ | △ | △ | ○ |
| 大規模モデル | ◎（FMM） | ○ | ○ | △ |
| 学習コスト | 中 | 中 | 高 | 低 |
| ライセンスコスト | 高 | 高 | 高 | 無料 |
パワーモジュールのバスバー設計ならAnsys Q3D Extractorが業界標準だ。PEEC法ベースでセットアップが簡単、RLCKマトリクスの自動出力、周波数掃引が高速。まず試すべき第一選択肢。非線形材料が絡む場合はMaxwellかCOMSOLを使う。予算がない学生や研究者は、まずFastHenryで基本的な構造の感覚をつかんでから商用ツールに移行するのがおすすめだ。
選定の指針
結局、何を基準に選べばいいんですか？
以下の3つの問いに答えればツールが絞られる：
- 「対象は何か？」 — バスバー/ボンディングワイヤならQ3D、PCBならSIwave、非線形磁性体ありならMaxwell/COMSOL
- 「回路シミュレータに渡すか？」 — はいならSPICE出力対応必須。Q3DかSIwave/HFSSが強い
- 「周波数帯域は？」 — 数十MHz以下なら準静的で十分（Q3D/Maxwell）。数百MHz以上ならフルウェーブ必須（HFSS/CST）
Sパラメータ出力の落とし穴 — 回路シミュレータとの連携が鍵
Ansys Q3DやSIwave、COMSOLなどで寄生インダクタンスを抽出した後、その結果をどう活かすかが実務の肝だ。単にL値を読み取るだけでなく、抽出されたRLCKマトリクスやSパラメータをSPICE形式でエクスポートし、回路シミュレータ（LTspice、Simplorer等）に取り込んでスイッチングシミュレーションを行うのが正しい活用法だ。ベンダーによってSPICEエクスポートの対応形式（.sp、.rlck、Touchstone等）が異なり、回路シミュレータとの相性が実務の選定基準になることが多い。「解析はできたが回路屋に渡せない」という事態を防ぐため、ワークフロー全体を先に確認しておくことが重要だ。
先端技術
SiC/GaN時代の新たな課題
SiC/GaN以外に、寄生インダクタンス解析の分野で最近のトレンドはありますか？
大きく3つのトレンドがある：
1. パワーモジュールの3D実装
- 従来のワイヤボンド＋DBC基板から、両面冷却・フリップチップ・埋め込み基板への移行
- 3D構造のインダクタンス抽出はPEEC法の得意分野だが、複雑な接続構造の自動認識が課題
2. ダイナミックdi/dtによる非線形効果
- SiCのdi/dtはスイッチング過程で動的に変化する（10 A/ns → 2 A/ns → 15 A/ns）
- 電流波形の立ち上がりで異なる周波数成分が支配的になるため、周波数依存のLR(f)モデルが必要
- 従来の「一定L」のモデルではサージ波形の再現精度が不十分
3. マルチフィジクス連成
- 寄生インダクタンス（電磁界）+ ジュール発熱（熱）+ 熱膨張（構造）の3連成解析
- 特にバスバーのボルト締結部では、熱膨張による接触面積変化が寄生抵抗に影響し、長期信頼性の問題になる
AI駆動のレイアウト最適化
AIや機械学習を使って寄生インダクタンスの最適化ってできるんですか？
最近の研究で非常に活発な分野だ。主なアプローチは：
- サロゲートモデル：バスバーの幾何パラメータ（幅、間隔、長さ）を入力、$L_{loop}$ を出力するニューラルネットを数千件のPEEC解析データで学習。1回の推論が数ミリ秒なので、最適化の目的関数として使える
- トポロジー最適化：導体の配置そのものをゼロから最適化。密度法やレベルセット法で「どこに銅を配置するか」を決める。ただし製造制約（最小幅、最小間隔）の反映が課題
- 強化学習によるルーティング：PCBのトレースルーティングを強化学習エージェントが最適化。電流集中やインダクタンスをペナルティ関数に組み込む
ただし2026年時点では、まだ研究段階のものが多い。実務で使えるレベルなのはサロゲートモデルによるパラメトリック最適化で、Ansys optiSLangやMODEFRONTIERとの連携が現実的だ。
トラブルシューティング
よくあるエラーと対策
先生も寄生インダクタンスの解析で徹夜デバッグしたことありますか？
何度もあるよ（笑）。よくあるトラブルをまとめておこう：
1. Q3Dで「Invalid Source/Sink Assignment」エラー
- 原因：電流の入口（Source）と出口（Sink）が同一導体上にない、または面の向きが逆
- 対策：ネット割り当てを再確認。導体が分離していないかブール演算でチェック
2. FEMでインダクタンス値が発散する
- 原因：空気領域が狭すぎて磁束が外部境界に到達している
- 対策：空気領域を拡大（導体の10倍）、または無限要素を使用。エネルギー密度コンター図で境界近傍の値を確認
3. 周波数掃引でL値が急変する
- 原因：メッシュが表皮深さを解像できなくなる周波数帯で不連続が発生
- 対策：対象周波数帯の $\delta_{min}$ を計算し、導体表面のメッシュを $\delta_{min}/3$ 以下に設定
4. SPICE連携後にスイッチング波形が振動しない
- 原因：抵抗 $R$ のみ抽出してインダクタンス $L$ を入れ忘れている、またはポートの接続が間違っている
- 対策：RLCK全要素がモデルに含まれているか、ポートのピン番号が正しいか確認
実測との不一致の切り分け
解析結果と実測が合わないとき、どこから疑えばいいですか？
切り分けのフローチャートを教えよう：
- まず測定系を疑う — VNAのキャリブレーションは最新か？ プローブのグランドリードが長すぎないか？（グランドリード1 cmで約10 nH追加される）
- 測定周波数は適切か？ — 自己共振周波数（SRF）より十分低い周波数で測っているか。SRFを超えるとキャパシタンス支配になりL値が正しく読めない
- モデルの簡略化を疑う — 省略した導体はないか？ ボルト締結部を完全導通としたが、実際は接触抵抗が大きくないか？
- 空気領域・境界条件を疑う — FEMなら空気領域を2倍にして再計算し、結果が変わるか確認
- 周波数依存性の確認 — 解析と実測を同じ周波数帯で比較しているか
目安として、解析と実測の差が20%以内なら良好。10%以内なら非常に優秀だ。50%以上ずれている場合は、モデルの根本的な間違い（経路の誤認、導体の抜け落ち等）を疑うべきだ。
今日の話で、nHの世界が全然「小さくない」ことがよくわかりました。SiC/GaN時代のパワエレ設計は、配線の物理を3Dで理解しないとダメなんですね！
そうだ。「回路図上で見えないインダクタンス」が性能を支配する時代だ。3D電磁界解析の結果を回路シミュレーションに統合するワークフローを身につければ、サージ電圧もEMIも事前に予測できる。まずはFastHenryやAnsys Q3Dで簡単なバスバー構造を解析してみて、感覚をつかむことから始めてみてくれ。
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