スイッチング損失解析

ざっくり言うと、導通損失はデバイスがON状態のときに定常的に発生する損失で、MOSFETなら $R_{ds(on)} \times I_D^2$、IGBTなら $V_{CE(sat)} \times I_C$ で計算できる。電球がずっと光ってるときの電力消費みたいなもんだ。

そのとおり。理想スイッチなら切り替えは瞬時だから損失ゼロだけど、実際のMOSFETやIGBTは有限の立ち上がり時間 $t_{rise}$ と立ち下がり時間 $t_{fall}$ がある。例えばSiC MOSFETで400V/100Aの動作を考えると、1回のスイッチングでだいたい $E_{sw} \approx 0.5 \, \text{mJ}$ のエネルギーが熱に変わる。これを100kHzでスイッチングすると——

そう、それがスイッチング損失の本質だ。周波数に比例して損失が増える。だからスイッチング損失を正確に予測するのが、パワエレの熱設計でめちゃくちゃ重要なんだよ。

まず、1回のスイッチングで消費されるエネルギーは、過渡期間中の瞬時電力を積分して求める：

ターンオンとターンオフそれぞれに分けて書くと：

そしてスイッチング電力損失は、1周期あたりの総スイッチングエネルギーにスイッチング周波数をかけたものだ：

データシートでは、特定条件（例：$V_{DS}=400\,\text{V}$、$I_D=20\,\text{A}$、$T_j=25\,^\circ\text{C}$）での $E_{on}$、$E_{off}$ が記載されている。ただし実際の動作条件は異なるから、電圧・電流・温度の依存性を考慮したスケーリングが必要になる：

実務では $k_v \approx 1.2 \sim 1.4$、$k_i \approx 0.8 \sim 1.0$、温度係数 $\alpha_T \approx 0.002 \sim 0.005 \, /\text{K}$ あたりが目安だ。IGBTだとテール電流の影響で $E_{off}$ が大きくなる傾向がある。

そう、SiCの場合125度では $E_{sw}$ が25度比で20〜30%増加することもある。ここを見落とすと「シミュレーションでは大丈夫だったのに実機が熱暴走した」という事故が起きるんだ。

ターンオンは4つのフェーズに分けて理解するといい：

ターンオフは逆の順序だが、IGBTではテール電流（少数キャリアの再結合）が加わるため、$E_{off}$ が大きくなりやすい。SiC MOSFETはユニポーラデバイスだからテール電流がなく、ターンオフが劇的に速い。

正解。ゲート駆動電流 $I_G$ を大きくするとミラー容量の充放電が速くなり、$dv/dt$ が急峻になる。ただし $dv/dt$ が大きすぎるとEMIノイズの問題が出るし、ゲート抵抗を下げすぎるとゲート発振のリスクもある。ここがパワエレ設計のトレードオフポイントだ。

パワーループの寄生インダクタンス $L_p$ はターンオフ時に $v_{surge} = L_p \cdot \frac{dI}{dt}$ の電圧サージを引き起こす。SiC MOSFETの高速スイッチング（$dI/dt > 5 \, \text{kA/}\mu\text{s}$）だと、たった $10 \, \text{nH}$ の寄生インダクタンスでも：

50Vの電圧サージが $V_{DS}$ に乗る。650V定格のSiC MOSFETで $V_{DC}=400\,\text{V}$ だと、サージ込みで450V。これに安全マージンを取ると、パワーループのインダクタンスを数nH以下に抑えないとデバイスの安全動作領域（SOA）を超えてしまう。

ここがFEMの出番だ。パワーモジュールの3D形状をモデリングして、バスバー・ボンディングワイヤ・基板パターンを含めた電磁界解析を行う。Ansys Q3DやCOMSOL AC/DCモジュールで寄生インダクタンスを抽出し、その値を回路シミュレーションに反映してスイッチング波形を予測する——これが実務における標準的なワークフローだ。

同じ400V/100A条件で比較すると、だいたいこんな感じだ：

まさにそこが課題。GaNの性能を活かすには、パワーループのインダクタンスを1nH以下に抑える必要がある。だからGaNデバイスはチップ上に駆動回路を集積した「GaN IC」や、超小型のチップスケールパッケージが主流になっている。パッケージの電磁界シミュレーションがデバイス性能の鍵を握る時代だ。

ダブルパルス試験（Double Pulse Test: DPT）は、パワーデバイスのスイッチング特性を評価する業界標準の試験法だ。回路は非常にシンプルで、DC電源＋デバイス＋インダクタ負荷＋フリーホイールダイオードで構成される。

LTspiceやPLECSなどの回路シミュレータでDPTを再現する場合、重要なのは以下のポイントだ：

シミュレーション波形から $v_{DS}(t)$ と $i_D(t)$ を取得して、瞬時電力 $p(t) = v_{DS}(t) \cdot i_D(t)$ を計算し、それをスイッチング期間で数値積分する。LTspiceなら .meas コマンドで自動計算できる：

ある。これが「Mixed-mode シミュレーション」と呼ばれるもので、デバイスの半導体物理（ドリフト-拡散方程式、ポアソン方程式）を回路方程式と同時に解く手法だ。Sentaurus DeviceやSilvaco Atlasでできる。

連成解析の支配方程式系は以下の通り：

ここで $\psi$ は静電ポテンシャル、$n$/$p$ は電子/正孔密度、$R_{nr}$ は再結合率だ。これらをFEM（有限要素法）で空間離散化し、外部回路方程式と結合してニュートン法で非線形反復計算を行う。

Ansys Q3D Extractor（旧Ansoft Q3D）が最も一般的なツールだ。パワーモジュールの3D CADデータをインポートして、各導体に電流経路（source/sink）を定義すると、RLCパラメータを周波数依存で抽出してくれる。

つまり、所定の電流 $I$ を流したときに空間に蓄えられる磁気エネルギー $W_{mag}$ からインダクタンスを逆算する。3D電磁界解析でこの積分を数値的に評価するわけだ。周波数が高くなると表皮効果・近接効果で電流分布が変わり、インダクタンスも変化する——だから周波数スイープ解析が必要になる。

導体の表皮深さ $\delta = \sqrt{2/(\omega \mu \sigma)}$ の内部に最低3〜5層のメッシュが必要だ。100kHzの銅だと $\delta \approx 0.21\,\text{mm}$ だから、0.05mm程度のメッシュが求められる。ボンディングワイヤのように細い導体（直径300〜500μm）は特にメッシュ精度が重要で、ここの解像度不足は寄生インダクタンスの数nHの誤差に直結する。

ルールは「最速の現象を十分に分解する」こと。スイッチング波形の最高周波数成分を $f_{max}$ とすると、ナイキスト定理の実用版として $\Delta t < 1/(20 \cdot f_{max})$ が目安だ。

ただし全区間をこの細かさで計算する必要はない。多くの回路シミュレータは可変時間刻みを採用していて、スイッチング過渡期のみ自動的に時間刻みを細かくしてくれる。LTspiceの .tran では最大時間刻みだけ指定すればいい。

実務のスイッチング損失解析は、大きく4ステップに分かれる：

パワーモジュールは構造的に「薄いもの」と「細いもの」が混在するから、メッシュが難しい。具体的には：

Ansys Q3Dにはワイヤ形状を自動生成する機能があって、断面を定義してスイープパスに沿って六面体要素を生成できる。手動でCADモデリングするなら、ワイヤのループ頂点の高さ（ループハイト）と着地角度を正確に再現することが重要だ。インダクタンスはワイヤのループ面積に強く依存するからね。

典型的な手順はこうだ：

PLECS Standalone版にはサーマルモデリング機能が内蔵されていて、損失マップ＋Cauer等価熱回路モデルで電気-熱連成をリアルタイムに計算できる。実務ではこれが最もスタンダードな方法で、EV用インバータの損失・温度設計に広く使われている。

用途によって大きく3カテゴリに分かれる：

学生や個人であれば、LTspice（無償）でDPTシミュレーション → PLECS（学生版あり）でシステムレベル解析、という組み合わせが最もコスパが良い。寄生インダクタンスの見積もりは解析式（Neumann式やPartial Inductance法）で概算できるから、必ずしもQ3Dが必要なわけじゃない。

3つの手法の本質的な違いを整理するとこうなる：

完璧なまとめだ。実務では3つを組み合わせる。まずFEMで寄生パラメータを抽出 → SPICEでDPTシミュレーションして損失マップを作成 → 損失マップモデルでシステムレベルの最適設計を行う。この流れをバーチャルプロトタイピングと呼ぶ。

注目されている手法が2つある：

研究段階から実用への橋渡しが進んでいるところだ。特にEV用パワーモジュールのリアルタイム損失推定では、エッジAIデバイス上で推論を動かして、動作中の $E_{sw}$ をオンラインで推定する試みが始まっている。ただし現時点では、従来の損失マップモデルとの精度比較で十分な優位性を示すには至っていない——特にデータの外挿領域での信頼性が課題だ。

EV用インバータのコントローラ（MCU/FPGA）上に損失モデルを実装し、実運転中の電圧・電流・温度からリアルタイムで損失と接合温度を推定する技術だ。目的は2つ：

Cauer等価熱回路モデル（3〜5段RC）を使えば、MCU上でも1ms以下の周期で $T_j$ を更新できる。これはCAEで構築したFEM熱モデルをモデル縮退（Model Order Reduction: MOR）して組み込む手法で、CAEと実運転をつなぐ最前線の技術だ。

まず、リンギングが物理的なものか数値的なアーティファクトかを切り分けよう：

3つの手順で確認する：

よくある原因を優先順に挙げるとこうなる：

そう、「解析が合わない」と思ったら、まずは実測側の計測精度を疑うことも大切だ。パワエレの高速スイッチング計測は、それ自体が1つの専門技術。プローブの帯域、GNDリードの長さ、共通モードノイズの除去——ここをおろそかにすると、正しいシミュレーション結果を「間違っている」と誤判断してしまう。

その「三位一体」の感覚が大事だ。まずLTspiceで回路を理解し、FEMで寄生要素を物理的に把握し、最終的にDPT実験で検証する。このV字プロセスを回せるエンジニアが、今のパワエレ業界で最も求められている人材だよ。