ビアモデリング（Via Modeling）— 高速PCBのSI解析手法

理論と物理

ビアの構造と高周波での問題

先生、ビアって基板の穴ですよね？ 電気が通ればいいだけのものに、なぜ電磁解析が必要なんですか？

いい質問だ。低速（数百MHz以下）なら「穴を開けてメッキすれば導通OK」で済むんだけど、GHz帯に入ると事情が一変する。ビアバレル（銅メッキされた円筒部分）がインダクタンスを持ち、パッドとプレーンの間にキャパシタンスが生じる。この寄生LCがインピーダンス不連続を作り出すんだ。

インピーダンス不連続って、具体的にどんな悪さをするんですか？

50Ωのトレース（配線）がビアのところで急に40Ωや60Ωに変わると、その境界面で信号が反射する。まるで太い水道管からいきなり細い管に変わると水が跳ね返るのと同じだよ。反射した信号は送信側に戻って波形を乱し、受信側のアイパターンを閉じてしまう。DDR5メモリの5.6Gbps（ナイキスト周波数2.8GHz）やPCIe 6.0の32GT/s（PAM4）ともなると、ビア1個1個のインピーダンス管理がシステム全体の成否を分ける。

え、ビア1個でそんなに影響するんですか？ 基板上にビアって何百個もありますよね…

そう、だから現代のSI（Signal Integrity）設計では、重要なネット上のビアは全部3D FEMでSパラメータを抽出して検証するんだ。ビアの構造を分解すると、こういう要素がある：

• ビアバレル：銅メッキされた円筒穴。寄生インダクタンスの主因
• パッド：ビア上下のランド。トレースとの接続点
• アンチパッド：ビアが貫通するプレーン層に設けた開口部。容量を決める
• スタブ：信号が使わないビアバレルの残り部分。共振の元凶
• バレル壁：銅メッキ厚。導体損失と表皮効果に影響

ビアインピーダンスの理論式

ビアのインピーダンスって計算式があるんですか？

同軸線路モデルで近似できるよ。ビアバレルを内部導体、アンチパッドの内壁を外部導体と見なすんだ。まずインダクタンスから：

典型的な値ってどのくらいですか？

例えばバレル長 $h$ = 1.6 mm、ビア径 $d_{\text{via}}$ = 0.3 mm、アンチパッド径 $d_{\text{anti}}$ = 0.7 mm で計算すると、$L_{\text{via}} \approx 270$ pH になる。10 GHzでのリアクタンスは $\omega L \approx 17\,\Omega$ ——50Ωラインに対して相当大きいだろ？

次にキャパシタンス。パッドとプレーンの間の容量は：

この寄生LCからビアの特性インピーダンスを概算できる：

なるほど、つまりビアのインピーダンスが50Ωにならないから反射するんですね！ アンチパッドの径を大きくすればインピーダンスが上がる？

その通り！ でもアンチパッドを広げすぎるとプレーンに大きな穴が開いてリターン電流が迂回するし、電源プレーンのインピーダンスも悪化する。だからFEMで最適値を見つけるわけだ。

スタブ共振とバックドリル

ビアの「スタブ」が問題だってよく聞くんですけど、具体的に何が起きるんですか？

これが高速設計で最も深刻なビアの問題だね。例えば16層基板で信号がL1（表面）からL4（内層4層目）に遷移するとする。ビアはL1〜L16まで貫通しているから、L4〜L16のバレル部分は信号が使わない「行き止まり」——これがスタブだ。

スタブは開放端の伝送線路として振る舞う。信号がスタブの先端（開放端）で全反射して戻ってくるまでの時間が、信号の半波長と一致するとき共振が起きる。共振周波数は：

具体的な数字で教えてもらえますか？ 基板厚1.6mmでスタブが1.2mmだとどうなります？

FR-4（$\varepsilon_r \approx 4.0$）で計算してみよう。$\varepsilon_{r,\text{eff}} \approx 4.0$ として：

$f_{\text{stub}} = \frac{3 \times 10^8}{4 \times 1.2 \times 10^{-3} \times \sqrt{4.0}} = \frac{3 \times 10^8}{9.6 \times 10^{-3}} \approx 31.3\,\text{GHz}$

31 GHzか——PCIe 5.0（16 GHz帯域）なら大丈夫そうに見えるだろ？ でも実際は3次高調波（$3f = 94$ GHz）も問題になるし、損失のある誘電体ではもっと低い周波数からじわじわ挿入損失が増える。DDR5の5.6Gbps程度でもスタブ長0.8mm超だとS21に-3dB以上のノッチが出て、アイが開かなくなるんだ。

それを解決するのが「バックドリル」ですか？

そう。バックドリルは裏面から大径ドリルでスタブ部分を物理的に削り取る加工だ。理想的にはスタブゼロにしたいけど、製造公差があるから残りスタブ長は通常100〜200 μm（スタブ長公差 ±50 μm）。この残りスタブでも共振はするんだけど、周波数がぐっと高くなる：

$L_{\text{stub}} = 150\,\mu\text{m}$ なら $f_{\text{stub}} = \frac{3 \times 10^8}{4 \times 150 \times 10^{-6} \times 2} = 250\,\text{GHz}$

250 GHzなら現在のどんな信号速度でも問題にならない。だからバックドリルの深さ管理が超重要で、3D FEMでスタブ長をパラメトリックスイープして許容値を決めるんだ。

アンチパッド設計とリターンパス

アンチパッドの大きさはどうやって決めるんですか？ さっき「大きすぎてもダメ」って言ってましたよね。

アンチパッドのサイジングはSI（信号品質）とPI（電源品質）のトレードオフだ：

実務ではアンチパッド径をパラメータにしてFEM解析し、ビアのS11（反射）が-20 dB以下となる最小径を採用することが多い。非円形アンチパッド（楕円やスタジアム形状）で差動ビアペアの結合を制御するテクニックもあるよ。

リターンパス不連続の物理

「リターンパス不連続」って具体的に何が起きているんですか？ ビアで層を変えるとリターン電流が困るとは聞くんですけど…

高周波ではリターン電流は最小インピーダンスのパスを通る——つまり信号のすぐ隣のグラウンドプレーンを「影」のように流れる。ところがビアで信号が別の層に移ると、リターン電流のプレーンも切り替わる。2つのプレーンが同じネット（例：GND同士）ならバイパスコンデンサやプレーン間容量でつながるけど、異なるネット（GNDからVDDへ）だとリターン電流の行き場がなくなる。

行き場を失ったリターン電流は遠回りを強いられ、そのループがアンテナのように電磁放射（EMI）を出す。これを定量的に評価するには、ビア周辺のグラウンドビアの配置やプレーン構成を含めた3D FEM解析が不可欠なんだ。

なるほど！ だから信号ビアのすぐ隣にグラウンドビアを打つんですね？

その通り。信号ビアから $\lambda/20$ 以内（10 GHzなら1.5mm以内）にGNDビアを配置するのがベストプラクティスだ。差動ペアの場合は2本の信号ビアの両脇にGNDビアを4本配置する「フェンス」構造がよく使われる。

数値解法と実装

3D FEMによるSパラメータ抽出

ビアの解析って、具体的にはどうやるんですか？ 構造解析みたいにメッシュ切ってFEMで解くんですか？

基本的な流れはそうだけど、構造解析とは大きく違う点がある。電磁場解析ではマクスウェル方程式を解く。ビアの3D FEM解析で最も一般的なのは周波数領域FEMだ。各周波数ポイントで以下のベクトル波動方程式を解く：

構造解析のFEMが節点ベースの形状関数を使うのに対して、電磁場FEMでは辺要素（Nedelec要素）を使う。辺要素は電場の接線成分の連続性を自動的に保証し、節点要素で起きるスプリアスモード（非物理的な偽の固有モード）を排除できるんだ。

Sパラメータってどうやって計算するんですか？

ビアの入口と出口にウェーブポートを設定して、各ポートの入射波と反射波の比からSパラメータを算出する。2ポートの場合：

• $S_{11}$（反射）：ポート1からの入射に対する反射。$|S_{11}| < -20$ dB が目標
• $S_{21}$（挿入損失）：ポート1から2への透過。$|S_{21}| > -1$ dB が目標（損失1 dB以内）
• $S_{12}$, $S_{22}$：対称構造なら $S_{12} = S_{21}$, $S_{22} = S_{11}$

差動ペアなら4ポート（または混合モード）Sパラメータで、$S_{dd21}$（差動挿入損失）と $S_{cd21}$（モード変換）を評価する。

ビア周辺のメッシュ戦略

ビア周りのメッシュって難しそうですね。円筒形だし、バレルの銅メッキも薄いし…

ビアのメッシュは確かにCAE初心者泣かせだ。ポイントを整理しよう：

HFSSのようなアダプティブメッシュ対応ソルバーなら、初期メッシュは粗めに設定してソルバーに自動的に細分化させる方が効率的だ。収束基準は $\Delta |S| < 0.01$（Sパラメータの変化が1%以内）が一般的。通常3〜5回のアダプティブパスで収束する。

ポート設定と境界条件

ビアのポート設定って、普通の同軸コネクタとは違うんですか？

ビア解析のポート設定は非常に重要で、間違えるとSパラメータが物理的に意味のないものになる。主な方式は3つ：

• ウェーブポート：ビアに接続するトレースの断面に設定。モード解析で正確なインピーダンスを取得できるが、ポート面がモデルの外面に出る必要がある
• ランプドポート（集中ポート）：パッドとプレーン間に設定。簡便だが高周波での精度が劣る
• PEC-PMC境界：対称性を利用してモデルサイズを1/4に削減。差動ペアでは電気壁（PEC）と磁気壁（PMC）の組み合わせで差動/コモンモードを分離可能

解析領域の外側境界には放射境界条件（PML: Perfectly Matched Layer）を設定して、電磁波が境界面で反射しないようにする。基板のエッジからPMLまでの距離は最低 $\lambda/4$（最低周波数での）を確保しよう。

周波数スイープと因果律チェック

周波数スイープはどの範囲でやればいいですか？

信号のナイキスト周波数の5〜10倍まで。DDR5-5600なら $f_{\text{Nyquist}} = 2.8$ GHz だから、30 GHz程度までスイープすればOK。PCIe 6.0（32 GT/s PAM4）なら $f_{\text{Nyquist}} = 16$ GHz だから80〜100 GHzまで必要になる。

抽出したSパラメータは必ず因果律チェックをすること。確認項目は：

• パッシビティ：全周波数で $|S_{11}|^2 + |S_{21}|^2 \leq 1$（エネルギー保存）
• 因果性：インパルス応答が $t < 0$ でゼロ（逆FFTで確認）
• 相反性：パッシブ構造なら $S_{12} = S_{21}$

これが満たされないSパラメータは、メッシュ不足・ポート設定ミス・誘電体モデルの不備を意味する。チャネルシミュレーション（AMI解析）に投入すると発散して使い物にならない。

実践ガイド

解析ワークフロー

実際にビアの解析をやるとき、どういう手順で進めるんですか？

ビアモデリングの実務ワークフローはこうだ：

1. スタックアップ定義：層構成、誘電体材料（$\varepsilon_r$, $\tan\delta$）、銅箔厚を入力
2. ビア形状パラメータ設定：ドリル径、パッド径、アンチパッド径、バレル長、メッキ厚
3. 周辺構造のモデリング：トレース接続、GNDビア配置、プレーン開口
4. ポート設定：ウェーブポートまたはランプドポートの配置
5. メッシュ設定と解析実行：アダプティブメッシュ + 周波数スイープ
6. Sパラメータ検証：パッシビティ・因果性チェック → Touchstoneファイル出力
7. チャネルシミュレーション投入：ADS/HyperLynxでアイダイアグラム評価

バックドリルのパラメトリック最適化

バックドリルの深さってどうやって決めるんですか？ 製造公差もあるし、ある程度マージンが必要ですよね？

まさにその通り。3D FEMでスタブ長を50 μm刻みでスイープして、S21の挿入損失がターゲット帯域内で規格を満たす最大許容スタブ長を見つけるんだ。例えばDDR5-5600の場合：

この例だと許容スタブ長は200 μm。製造公差 ±75 μm を見込んで、バックドリル深さは「信号層の下面まで+125 μm」と指定する。基板メーカーとの打ち合わせではミル表記（1 mil = 25.4 μm）で話すことが多いから、200 μm ≈ 8 mil と覚えておくといい。

差動ビアペアの設計

DDR5もPCIeも差動信号ですよね。ビアを2本ペアで打つときの注意点は？

差動ビアペアで重要なのは3つ：

• ビア間ピッチ：トレースの差動間隔と合わせる。通常0.5〜1.0 mm。狭すぎるとビア間の相互容量が増えて差動インピーダンスが下がる
• 長さマッチング：P/Nビアのバレル長差が5 ps以下（FR-4なら約0.5 mm以下）になるようにスタックアップ設計で層配置を工夫する
• GNDビアの配置：差動ペアの両脇にGNDビアを「ガードレール」として配置。ペアからGNDビアまでの距離はペア間ピッチの1.5〜2.0倍が目安

差動モードのSパラメータ $S_{dd21}$ の他に、モード変換 $S_{cd21}$（差動→コモン変換）も確認しよう。$|S_{cd21}| < -30$ dB が推奨。これが大きいとEMI問題につながる。

BGAビアアレイの相互干渉

BGA直下って何百本もビアがあるじゃないですか。全部解析するのは無理でしょ？

全ビアを1つの3Dモデルに入れると計算が爆発するから、実務では代表的なビア配置パターンを抽出して解析する。例えば：

• コーナーのビア：片側にしか隣接ビアがないため、最もインピーダンスが高い
• エッジのビア：3方向に隣接ビアがある。中間的な特性
• 中央のビア：4方向に囲まれて最もインピーダンスが低い

各パターンで5×5程度のビアアレイモデルを作り、中央のビアのSパラメータを抽出する。Ansys HFSSの「Via Wizard」を使えばパラメトリックにビアアレイを生成できるから、かなり効率的に作業できるよ。

ソフトウェア比較

主要ツール比較

ビアの解析に使えるツールって、どんなものがありますか？

大きく分けて3つのカテゴリがある：

種類が多いですね… どう使い分けるんですか？

用途別の選定指針

用途によって最適なツールが変わる。こう考えるといい：

• クリティカルなビア1〜10本の高精度解析 → HFSS一択。パラメトリックスイープとアダプティブメッシュの精度が最高
• PCB全体のビア数百本を一括スクリーニング → SIwave / Sigrity / SIPro。レイアウトから自動抽出してバッチ処理
• BGA下の密集ビアアレイの相互干渉 → CSTのFDTDまたはHFSSのDomain Decomposition
• 設計初期のクイックチェック → Sonnetの2.5D解析やPolar SI9000（2D断面）で初期推定

予算が厳しいスタートアップでも使えるものはありますか？

オープンソースだとOpenEMS（FDTD）がビア解析に使えるよ。MATLABまたはOctaveから制御できて、Sパラメータ抽出もサポートしている。精度は商用ツールに近いけど、Via Wizardのような自動化機能がないので自分でスクリプトを書く必要がある。学術研究や個人の学習には十分だ。

先端技術

次世代ビア技術

スルーホールビア以外にも種類があるんですか？ 最新の技術ではどうなっていますか？

112 Gbps PAM4（800GbE）以降の世代ではスルーホールビアの限界が来ていて、新しいビア技術が台頭しているよ：

• ブラインドビア/ベリードビア：必要な層間だけを接続。スタブが構造的に発生しないため、バックドリル不要。ただし製造コストが高い（スルーホールの2〜3倍）
• マイクロビア（レーザービア）：レーザーで形成する小径（φ75〜100 μm）のビア。1〜2層間の接続に使用。HDI基板の標準技術
• スタックドマイクロビア：マイクロビアを複数層積み重ねて深い層間接続を実現。高密度BGAのファンアウトに使用
• ELIC（Every Layer Interconnect）：全層をマイクロビアで接続する技術。スマートフォンの超高密度基板で一般的
• TSV（Through-Silicon Via）：シリコンダイを貫通するビア。3D ICパッケージング、HBM（High Bandwidth Memory）で使用

TSVの解析はPCBのビアと同じ手法でできるんですか？

基本的な電磁場の物理は同じだけど、TSVには固有の課題がある。シリコン基板は導電性があるから（$\sigma \approx 10$ S/m）、ビアと基板間のカップリング損失が大きい。ビア周囲にSiO$_2$ライナーを設けて絶縁するのが一般的だけど、ライナー厚の最適化には3D FEMが必須。また、TSVの寄生成分は数十fF/数十pHオーダーとPCBビアより1桁小さいから、メッシュの精度要求がさらに厳しくなるんだ。

機械学習によるビアモデル高速化

機械学習でビア解析を高速化する研究ってあるんですか？

最近ホットなテーマだね。代表的なアプローチは：

• サロゲートモデル：ビアの設計パラメータ（径、スタブ長、アンチパッド径等）を入力、Sパラメータを出力するニューラルネットワーク。HFSSで数千ケースの学習データを生成し、DNNで学習させる。推論は1ケース数ミリ秒で、設計空間の探索が桁違いに速くなる
• Physics-Informed Neural Network (PINN)：マクスウェル方程式を損失関数に組み込んだNN。学習データが少なくても物理的に妥当な結果を出せる
• Bayesian Optimization：ガウス過程回帰でビアパラメータの最適化を少ない評価回数で実行。バックドリル深さとアンチパッド径の同時最適化に有効

将来的にはFEMを回さなくてもビアの特性が分かるようになる？

設計初期のスクリーニングにはMLサロゲートが使えるようになりつつある。ただし最終的な設計検証ではまだFEMが必要だ。「MLで候補を絞り、FEMでファイナルチェック」というハイブリッドフローが当面の現実的な答えだろう。Ansys自身もHFSS内にML支援のパラメトリック最適化機能を実装し始めている。

トラブルシューティング

よくある問題と対策

先生、ビア解析で初心者がハマりがちなミスって何ですか？

実務で多い問題を整理しよう：

Sパラメータの異常診断

Sパラメータを見て「何かおかしい」と思ったとき、どこからチェックすればいいですか？

「Sパラメータ診断の5ステップ」を覚えておくといい：

1. DC値の確認：$S_{21}(f=0)$ が 0 dB に近い（導体損失がゼロに収束）か？ 大きくずれていたらポート設定か導体モデルに問題
2. パッシビティ確認：全周波数で $|S_{11}|^2 + |S_{21}|^2 \leq 1$ か？ 超えている場合はメッシュ不足
3. 相反性確認：$S_{12} = S_{21}$ か（パッシブ構造の場合）？ 不一致ならポートの番号付けを再確認
4. スムースネス確認：Sパラメータの曲線に不自然な「ギザギザ」がないか？ あればメッシュの局所的な不良かアダプティブメッシュの収束不足
5. 物理的妥当性：ノッチの周波数が $f = c/(4L\sqrt{\varepsilon_r})$ と一致するか？ 一致すればスタブ共振が正しくモデリングされている証拠

最後に一つ。ビア解析で一番大切なことって何ですか？

「解析結果を物理で検証する」ことだ。ツールが出した数字を鵜呑みにせず、理論式（スタブ共振周波数、同軸インピーダンス）で桁が合っているか常にクロスチェックする。$f = c/(4L\sqrt{\varepsilon_r})$ だけでも覚えておけば、ノッチの位置が計算と合うかどうかで解析モデルの妥当性を即座に判断できる。高速設計の世界では「シミュレーションは嘘をつかないが、入力データは嘘をつく」という格言があるくらいだからね。