高速シリアルチャネルシミュレーション

ざっくり言うと、ICパッケージ→PCB配線→コネクタ→ケーブル→コネクタ→PCB→ICという送受信間の伝送路全体をSパラメータで接続して、等化器込みのアイダイアグラムを予測するシミュレーションだ。

そう。例えばPCIe 6.0は64GT/sのPAM4信号で、ナイキスト周波数が16GHz。チャネルの挿入損失が30dB以上になることもある。これをCTLE+DFEで補償する設計は、シミュレーションなしでは不可能なんだ。各パーツのSパラメータを「カスケード接続」して、送信等化器→チャネル→受信等化器の全体を一貫して解く。

正確には電圧振幅比で $10^{-30/20} \approx 1/31.6$ だね。ナイキスト周波数での信号がほぼ消えている状態から、等化器で復元する。だからこそ「等化器込みで設計を検証する」チャネルシミュレーションが必須になるわけだ。

各構成要素を2ポートネットワーク（Sパラメータ）としてモデル化し、それらを直列に接続する。例えばサーバーのバックプレーンだと、こんな構成になる：

Sパラメータのままだと掛け算にならない。Tパラメータ（伝送行列）に変換すれば行列の積でカスケードできる。2ポートの場合：

SパラメータからTパラメータへの変換式はこうだ：

そう、ADSやSigrityではTouchstoneファイル（.s2p/.s4p）を読み込んでカスケード接続を自動計算してくれる。ただし注意点がある——各Sパラメータの周波数点が揃っていないときは補間が必要で、この補間精度が結果に影響することがある。特に高周波端の外挿は要注意だ。

チャネルシミュレーションで最も重要なのは以下の3つだ：

カスケード接続後のチャネル全体を1つの伝達関数 $H_{\text{ch}}(f)$ として表すと、こうなる：

等化器を含めたエンドツーエンドの伝達関数は：

DFEは周波数領域では表現できない非線形処理なので、ここには入らない。DFEは時間領域で別途計算するんだ。

根本的に違うのは、CTLEは線形フィルタでDFEは非線形フィードバックという点だ。

$f_z$ はゼロ周波数（ブースト開始点）、$f_p$ はポール周波数（ブースト上限）。ゼロとポールの間の周波数帯で高周波ゲインが上がる。実務では複数段のCTLEを使い、10〜15dBのブーストをかけることが多い。

まさにそこがCTLEの弱点。CTLEはノイズ増幅（noise enhancement）を伴う。そこで登場するのがDFE（Decision Feedback Equalizer）だ。DFEは過去に判定済みのビットを使って、ポストカーソルISI（符号間干渉）を打ち消す：

$\hat{d}[n-k]$ は過去に判定したビット値、$c_k$ がDFEタップ係数だ。重要なのは、DFEはノイズを増幅しないこと。判定結果（$\pm 1$）を使うので、信号成分だけを正確にキャンセルできる。PCIe 6.0ではDFEタップ数が10〜24にもなる。

いい質問だ。それが「エラー伝搬（error propagation）」問題で、DFEの本質的な弱点だ。判定ミスが起きると後続のISIキャンセルも間違え、バースト的にエラーが続くことがある。実際のSerDesではFEC（Forward Error Correction）がDFEのエラー伝搬をカバーしている。チャネルシミュレーションではこのエラー伝搬を正しくモデル化するかどうかで、BER予測の精度が大きく変わるんだ。

実務ではTx-FFE（Feed-Forward Equalizer）も使う。これは送信側で信号を「事前歪み」させる方式で、FIRフィルタとして実装される：

プリカーソルタップ（$a_{-1}$等）とポストカーソルタップ（$a_1, a_2$等）でISIを予め打ち消す。PCIe 5.0では3タップ、PCIe 6.0では最大10タップのTx-FFEが仕様で規定されている。

通常のアイダイアグラムは実際のビット列を流して波形を重ね書きしたものだ。これを「ビットバイビット（bit-by-bit）シミュレーション」と呼ぶ。直感的だけど、$10^{-15}$ のBERを検証するには$10^{17}$ビット以上流す必要があり、64GT/sでも約40分以上かかる。

ステップ応答 $s(t)$ を微分してパルス応答 $p(t)$ を求め、サンプリング時刻でのパルス応答値を抽出する。メインカーソル $p_0$ と、その前後の値 $p_{-k}$（プリカーソルISI）、$p_k$（ポストカーソルISI）が得られる。

各ISI項がランダムビット（$\pm 1$）で重み付けされるので、全ISIの合計は離散確率分布になる。NRZでN個のISI項があるとき、$2^N$ 通りの組み合わせが存在する。この確率分布にノイズのガウス分布を畳み込めば、各電圧・時刻でのBERが直接得られる：

$P_i$ はISI組み合わせ $i$ の出現確率、$V_i(t)$ はその組み合わせでの受信電圧、$\sigma_n$ はノイズの標準偏差。Q関数は正規分布の裾確率だ。この計算は数秒で終わるから、$10^{-15}$ レベルの超低BERも即座に評価できる。

統計的アイは線形チャネル＋線形等化器の範囲では非常に正確だ。ただしDFEのエラー伝搬や、PAM4でのスライサーしきい値の非線形効果は近似になる。実務では統計的アイで大量のデザインスペース探索を行い、最終候補をビットバイビットで精密検証するのが一般的だね。

COMはIEEE 802.3で定義されたチャネル品質の統一指標だ。等化後のアイ開口をノイズ・ジッタ・クロストークで規格化した値で、dB単位で表す：

$A_{\text{signal}}$ はDFE＋CTLE等化後のアイ開口の半分、$A_{\text{noise}}$ は全ノイズ・ジッタ・残留ISI・クロストークの実効値。COM > 3dBが一般的な合格基準で、これはターゲットBER（$10^{-15}$等）を十分なマージンで満たすことを意味する。

COM計算の入力はかなり多い。主要なものだけでもこれだけある：

だからこそ自動化が重要なんだ。IEEE 802.3の委員会が公式のMATLABスクリプト（COM計算コード）を公開していて、これが事実上の業界標準になっている。各ベンダツールもこのアルゴリズムを実装している。ポイントは、COMの計算ではTx-FFEとCTLEのパラメータを自動最適化して最良のCOM値を探すという点だ。

手順は3段階だ：

3つある：

パルス応答 $p(t)$ をUI間隔でサンプリングして、カーソル位置を基準にISI項を抽出する：

DFEタップ数を超えた遠方のポストカーソルISIは補償されずに残る。だからチャネルのインパルス応答が長い（反射が多い）と、DFEタップを増やしても限界がある。

IBIS-AMI（Algorithmic Modeling Interface）は、半導体ベンダがSerDesのTx/Rxアルゴリズムを、IPを開示せずに提供するための業界標準だ。2つの部分から成る：

よく勉強してるね。AMIモデルは以下の3つのAPI関数を持つ：

その通り。実務では統計的アイで数百〜数千のチャネル構成をスイープして合格候補を絞り込み、最終的にビットバイビットで数ケースだけ精密検証する。この「漏斗型」のワークフローが業界標準だ。

典型的なワークフローは以下の通りだ：

チャネルシミュレーションの結果は入力Sパラメータの品質に完全に依存する。ゴミを入れたらゴミしか出てこない。チェック項目は4つ：

まずはツールで自動補正を試みる。Keysight ADSの「S-parameter Checker」やAnsys Circuit Designerの「Passivity Enforcement」機能が使える。補正アルゴリズムとしては、Hammerstein-Wiener法やポート固有値クリッピング法がある。ただし、大幅な補正が必要な場合は元のEMシミュレーションか測定をやり直した方がいい。パッシビティ違反が-0.01dB程度なら補正で済むが、-1dBを超えるようなら元データに問題がある。

実務では3段階で最適化するのが一般的だ：

クロストークは2種類ある：

統計的アイ解析では、クロストークの影響を「パワー加算」で近似するのが一般的だ。各アグレッサからのクロストーク電力を二乗加算して等価ノイズとして扱う。COM計算でもこの方式を採用している。より正確にやりたい場合は、全アグレッサにランダムビットを流すビットバイビットシミュレーションが必要になるが、計算時間は桁違いに増える。

使い分けの基準は「ワークフロー」だ。Cadence AllegroでPCB設計しているならSigrityがシームレスに連携できる。チップベンダや独立したSI解析チームで多種多様なチャネルを解析するならADSの柔軟性が活きる。Ansysはem抽出から回路解析まで一気通貫できるのが強みで、HFSS→SIwave→Twin Builderの連携が売りだ。

いくつかある：

PAM4はNRZ（PAM2）に比べて信号レベルが4値になるから、アイ開口が約 $1/3$ に狭くなる。つまり同じチャネル損失でもSNRが約9.5dB悪化する。これがPCIe 5.0（NRZ 32GT/s）からPCIe 6.0（PAM4 64GT/s）への世代交代で、チャネルシミュレーションの重要性が飛躍的に高まった理由だ。

3つのアプローチの組み合わせだ：

2つの方向で研究が進んでいる：

ある。特に以下のケースでは、3D電磁場シミュレーションと回路シミュレーションの連成（co-simulation）が必要になる：

パニックにならず、以下の順序でチェックしよう：

実務で最も多いのはSパラメータの品質問題だ。次に多いのがポートマッピングの間違い。差動ペアのP/Nが入れ替わっていたり、マルチポートファイルでビクティムとアグレッサのポート番号を間違えていたり。地味だけど、まずはデータの入り口を疑うのが鉄則だ。

パッシビティ違反があると：

よくあるトラブルを挙げるよ：

ある。残念ながら珍しくない。特にリリース初期のAMIモデルは要注意だ。対策としては、(1)シンプルなチャネル（理論値が分かる損失のみ）で結果を検証する、(2)同じAMIモデルを複数のシミュレータで動かして結果を比較する、(3)ベンダにリリースノートやバグフィックス履歴を確認する。「AMIモデルはブラックボックスだが、検証は自分の責任」というのが現場の常識だ。