パワーインテグリティとPDN解析
理論と物理
パワーインテグリティとは
パワーインテグリティって電源のノイズの話ですか？ 信号の波形だけ気にしてればいいんじゃないですか？
パワーインテグリティ（PI）は「ICに安定した電圧を届ける」ための設計技術だ。信号品質（SI）がビット列の0/1を正しく伝えることに注目するのに対して、PIはその信号を動かす「電力の質」を扱う。
電力の質…？ コンセントから来てる電気って安定してるんじゃないですか？
問題は「瞬間的な大電流」なんだ。例えばDDR5メモリコントローラが同時にバースト転送を始めると、数ナノ秒で数アンペアの電流をいきなり引く。VRM（電圧レギュレータ）からICまでの経路——これをPDN（Power Distribution Network：電源分配ネットワーク）と呼ぶんだけど——にはインダクタンスがあるから、急激な電流変化 $di/dt$ で電圧降下が発生する。
$V = L \cdot di/dt$ ですよね。でもプリント基板の配線のインダクタンスなんて微々たるものでは？
いい質問だ。DDR5のコア電圧VDD = 1.1Vを考えてみよう。許容リップルが±3%だとすると、わずか33mVしか揺れが許されない。基板上の10mmの配線でも数nHのインダクタンスがあって、2A/nsの電流変化だと $V = 2 \times 10^{-9} \times 2 \times 10^9 = 4$V のドロップが「本来は」起きる。もちろんデカップリングコンデンサがあるから実際にはそこまでにならないが、設計をミスると33mVは簡単に超えてしまう。
33mVって本当にシビアですね…。じゃあPDNをどう設計するかが勝負なんですね。
ターゲットインピーダンス
PDN設計の出発点はターゲットインピーダンスの計算だ。これはICの電源ピンから見たPDNのインピーダンスが「この値以下なら電圧リップルが許容範囲に収まる」という上限値だよ。
具体的に計算してみていいですか？ DDR5でVDD = 1.1V、リップル許容±3%、過渡電流 $I_{\text{transient}}$ = 2A だとすると…
そう、こうなる：
$$Z_{\text{target}} = \frac{1.1 \times 0.03}{2} = 16.5\,\text{m}\Omega$$
つまりDCから対象周波数帯域の上限まで、PDNインピーダンスを16.5mΩ以下に保つ必要がある。この「全周波数帯域で一定値以下」というのがPDN設計の難しさだ。低周波はVRMが、中周波はバルクコンデンサが、高周波はMLCC（積層セラミックコンデンサ）が、超高周波はオンダイキャパシタがそれぞれ担当する。
周波数帯域ごとに「担当」が違うんですね！ リレーのバトンタッチみたいな感じですか？
まさにその通り。VRM → バルクキャパ → MLCC → オンダイキャパ、と各周波数帯で「バトンタッチ」する。バトンタッチの境目（反共振点）でインピーダンスがターゲットを超えないようにするのが設計者の腕の見せどころだ。
PDNインピーダンスの周波数特性
PDNのインピーダンスって周波数でどう変わるんですか？
PDNインピーダンスは周波数の関数 $Z_{\text{PDN}}(f)$ として表される。電圧リップルとの関係は：
典型的なPDNインピーダンスプロファイルを見ると：
- ~1kHz以下：VRMの出力インピーダンスが支配的。制御ループのゲインで低く保たれる
- 1kHz～1MHz：バルクコンデンサ（電解コンデンサ）が電荷を供給
- 1MHz～100MHz：MLCCが主役。ESL（等価直列インダクタンス）でインピーダンスが上昇する
- 100MHz～1GHz：電源プレーンの平行平板キャパシタンスとオンダイキャパシタンスが支配的
反共振って何ですか？ さっきバトンタッチの境目で問題になるって言ってましたよね。
2つのコンデンサを並列接続すると、片方が容量性（インピーダンス下降中）で、もう片方が誘導性（インピーダンス上昇中）の周波数帯がある。そこで並列共振（反共振）が起き、インピーダンスが急激にピークを作る。数式で表すと、2つのキャパシタ $C_1$, $C_2$（それぞれESL $L_1$, $L_2$ を持つ）の反共振周波数は：
$$f_{\text{anti}} = \frac{1}{2\pi\sqrt{L_1 \cdot \frac{C_1 \cdot C_2}{C_1 + C_2}}}$$
この反共振ピークがターゲットインピーダンスを超えると、その周波数で電圧リップルが増大する。
デカップリングコンデンサのモデル
デカップリングコンデンサって、ただの「ノイズ除去用のコンデンサ」じゃないんですか？
PDN設計では「理想コンデンサ」じゃなくて、実際の等価回路で考える必要がある。MLCCの1個は次のようなRLCモデルで表される：
ここで重要なパラメータは3つだ：
- C（静電容量）：低周波での電荷供給能力。値が大きいほど低い周波数まで効く
- ESR（等価直列抵抗）：自己共振周波数でのインピーダンスの下限を決める。典型的に数mΩ～数十mΩ
- ESL（等価直列インダクタンス）：高周波域でインピーダンスを上昇させる元凶。MLCCの実装パッド、ビア、配線のインダクタンスも加わる
自己共振周波数（SRF）は $f_{\text{SRF}} = \frac{1}{2\pi\sqrt{\text{ESL} \cdot C}}$ で、この周波数でインピーダンスが最小（= ESR）になる。
例えば0.1μFのMLCCだと、SRFはどのくらいになりますか？
0402サイズのMLCCでESL ≈ 0.5nH、C = 100nF（0.1μF）とすると：
$$f_{\text{SRF}} = \frac{1}{2\pi\sqrt{0.5 \times 10^{-9} \times 100 \times 10^{-9}}} \approx 22.5\,\text{MHz}$$
つまり22.5MHz以上ではこのコンデンサは「コンデンサ」として機能せず、インダクタとして振る舞う。だから高周波側のインピーダンスを下げるには、より小容量・低ESLのコンデンサが必要になるんだ。
電源プレーン共振
電源プレーンの共振って何ですか？ プレーンが振動するんですか？
電源プレーンとグランドプレーンは、薄い誘電体を挟んだ平行平板構造を形成している。これは分布定数的なキャパシタンスとインダクタンスを持つ共振器と見なせる。矩形プレーン（サイズ $a \times b$、誘電体厚 $d$、比誘電率 $\varepsilon_r$）の共振周波数は：
ここで $m$, $n$ はモード次数（0, 1, 2, ...）、$c$ は光速だ。例えば100mm × 80mmの基板で $\varepsilon_r = 4.2$（FR-4）の場合、(1,0)モードの共振周波数は：
$$f_{10} = \frac{3 \times 10^8}{2\sqrt{4.2}} \times \frac{1}{0.1} \approx 732\,\text{MHz}$$
この周波数でPDNインピーダンスに鋭いピークが現れる。FEMを使えば、この共振モードの電圧分布を可視化できるんだ。
FEMで見ると何がわかるんですか？
共振モードの「腹」と「節」の位置がわかる。ICが共振の腹の位置にあると電圧変動が最大になるから、デカップリングコンデンサをその腹の位置に配置すれば共振を効果的に抑制できる。逆に節の位置にコンデンサを置いても効果がない。これがFEMベースの配置最適化の基本的な考え方だよ。
DDR5で33mVの壁——なぜPIエンジニアの胃が痛いのか
DDR4時代のコア電圧1.2Vに対して、DDR5は1.1Vに下がった。電圧が下がればリップル許容量の「絶対値」も下がる。一方でデータレートは4800MT/sから8800MT/sへと倍近くに上がり、過渡電流の $di/dt$ は増加する一方だ。さらにBGA（ボールグリッドアレイ）の電源ピン数も限られるため、1ピンあたりの電流が集中する。結果として「VDDが下がり」「電流変化が速くなり」「経路が限られる」という三重苦で、ターゲットインピーダンスは世代を追うごとに厳しくなっている。ある半導体メーカーのPIエンジニアは「5年前は100mΩで良かったのに、今は15mΩが当たり前。次世代は一桁台になるかもしれない」と語っていた。
PDNの各要素のインピーダンス寄与
- VRM出力インピーダンス $Z_{\text{VRM}}(f)$：DC～数kHz帯域を担当。制御ループのゲインと帯域幅で決まる。制御帯域外ではインダクタンスが支配的になりインピーダンスが上昇する。
- バルクコンデンサ：電解コンデンサやタンタルコンデンサ。大容量（100μF～数mF）で数kHz～数百kHz帯域を担当。ESRが高め（数十～数百mΩ）なのが弱点。
- MLCC（積層セラミックコンデンサ）：0.01μF～10μF程度。数百kHz～数百MHzを担当。低ESR・低ESLがPDN設計の要。DC電圧バイアスで容量が低下する点に注意（特に高誘電率系X5R/X7R）。
- 電源プレーンキャパシタンス：プレーン間の分布キャパシタンス $C_{\text{plane}} = \varepsilon_0 \varepsilon_r A / d$。100MHz以上で効果的。誘電体厚 $d$ を薄くすれば容量が増えるが、製造コストとのトレードオフ。
- オンダイキャパシタンス：IC内部のトランジスタゲート容量やMIMキャパシタ。数百MHz以上の超高周波帯を担当。設計者が制御できない部分。
ターゲットインピーダンスの周波数上限
ターゲットインピーダンスを維持すべき周波数の上限 $f_{\text{knee}}$ は、過渡電流波形の立ち上がり時間 $t_r$ から決まる：
$$f_{\text{knee}} = \frac{0.35}{t_r}$$
例えば立ち上がり時間 $t_r = 100\,\text{ps}$ の過渡電流なら $f_{\text{knee}} = 3.5\,\text{GHz}$ となる。DCから3.5GHzまでPDNインピーダンスをターゲット以下に保つ必要がある。
単位系の整理
| 物理量 | SI単位 | PDN設計での典型値 |
|---|---|---|
| ターゲットインピーダンス $Z_{\text{target}}$ | Ω | 5～100 mΩ（最新IC: 一桁mΩ台） |
| ESR | Ω | MLCC: 1～30 mΩ、電解: 10～500 mΩ |
| ESL | H | MLCC: 0.2～2 nH（実装込み） |
| 過渡電流 $I_{\text{transient}}$ | A | 0.5～50 A（GPU/CPU: 数百A級） |
| プレーン間距離 $d$ | m | 50～200 μm（FR-4標準） |
| 共振周波数 $f_{mn}$ | Hz | 300 MHz～数 GHz（基板サイズ依存） |
数値解法と実装
PDNの等価回路モデリング
PDNのインピーダンスを計算するには、どういうモデルを使うんですか？
最もシンプルなのは集中定数等価回路モデルだ。VRM・バルクキャパ・MLCC・ビア・プレーンをそれぞれRLC回路で表して、直列・並列接続したネットワークとして解く。
$n$ 個のデカップリングコンデンサを並列接続した場合のPDNインピーダンスは：
$$Z_{\text{PDN}}(f) = \left(\sum_{i=1}^{n} \frac{1}{Z_{\text{cap},i}(f)}\right)^{-1} \parallel Z_{\text{plane}}(f) \parallel Z_{\text{VRM}}(f)$$
ここで各コンデンサのインピーダンスは：
$$Z_{\text{cap},i}(f) = \text{ESR}_i + j2\pi f \cdot \text{ESL}_i + \frac{1}{j2\pi f \cdot C_i}$$
これってExcelでも計算できそうですね。
うん、集中定数モデルならExcelやPythonで十分計算できる。ただし限界がある。電源プレーンの分布効果（位置依存性、共振モード）は集中定数モデルでは捉えられない。「コンデンサをプレーンのどこに置くか」で結果が変わるような問題は、FEMやモーメント法（MoM）で解く必要があるんだ。
電源プレーンのFEM解析
電源プレーンのFEM解析って、構造解析のFEMとは何が違うんですか？
電源プレーンのFEM解析はキャビティモデル（Cavity Model）を使うことが多い。電源プレーンとグランドプレーンの間の薄い誘電体層を2D的に扱い、マクスウェル方程式から導かれる2Dヘルムホルツ方程式を解く：
ここで $V$ はプレーン間電圧、$k = \omega\sqrt{\mu_0 \varepsilon_0 \varepsilon_r}$ は波数、$J_z$ はプレーン間を流れる電流密度、$d$ は誘電体厚だ。FEMでこの方程式を離散化すると：
$$([K] - k^2[M])\{V\} = \{F\}$$
$[K]$ は剛性マトリクス（$\nabla^2$ の離散化）、$[M]$ は質量マトリクス、$\{F\}$ は電流源ベクトルだ。
あ、形が構造解析の固有値問題に似てますね！
鋭いね。$\{F\} = 0$ とすれば固有値問題 $[K]\{V\} = k^2[M]\{V\}$ になって、共振モードと共振周波数が得られる。構造解析の固有振動数解析とまったく同じ数学構造だ。2Dの三角形要素や四角形要素でプレーンをメッシュ分割し、デカップリングコンデンサはポートの位置にRLC集中定数として接続する。
周波数領域解析の定式化
PDNインピーダンスは周波数の関数ですよね。周波数ごとに解くんですか？
そう、周波数スイープだ。各周波数 $f$ で $k = 2\pi f\sqrt{\mu_0\varepsilon_0\varepsilon_r(1-j\tan\delta)}$ を更新して連立方程式を解く。ここで $\tan\delta$ は誘電体の損失正接で、これが共振ピークの高さ（Q値）を決める。FR-4で $\tan\delta \approx 0.02$ だ。
ICの電源ピン位置に1Aの電流を印加し、同じ位置の電圧を計算すれば、その点でのPDNインピーダンスが得られる：
$$Z_{\text{PDN}}(f) = \frac{V_{\text{port}}(f)}{I_{\text{port}}(f)}$$
100点の周波数で解くとしたら、100回連立方程式を解くってことですか。計算コストは大丈夫なんですか？
キャビティモデルは2D問題だからメッシュ規模がそこまで大きくならない。典型的な基板サイズで数千～数万要素。各周波数ポイントで数秒程度で解ける。ただし3D全波解析（HFSS等）になると要素数が数百万になるから、周波数スイープにGPUアクセラレーションや適応周波数サンプリング（ALPS）が使われる。
時間領域過渡解析
周波数領域だけで十分ですか？ 時間領域の解析は要らないんですか？
実際のICの電流波形は周期的とは限らない。突発的なバーストやパワーオン/オフの過渡現象を見るには時間領域のSPICEシミュレーションが有効だ。PDNの周波数領域モデル（Sパラメータ）をSPICEモデルに変換して時間領域に持ち込む手法が一般的だよ。
具体的な手順は：
- FEMや MoM でPDNのSパラメータ（マルチポート）を計算
- ベクトルフィッティング（VF）で有理関数近似 → SPICE互換の等価回路に変換
- ICの電流プロファイル（IBISモデルやカスタム波形）を入力として過渡解析を実行
- 電源ピンでの電圧波形からリップル・ドループを評価
周波数領域 vs 時間領域の使い分け
PDN設計は「健康診断」に例えられる。周波数領域解析はCTスキャンのように全身（全周波数）を一度にチェックできる。時間領域解析は特定の症状（特定の動作シナリオ）に対する詳細検査だ。まず周波数領域でターゲットインピーダンスを満たすことを確認し、次に時間領域で最悪ケースの過渡応答を検証する、という二段構えが実務の定石だ。
実践ガイド
PDN解析フロー
実際にPDN解析をやるとき、どんな流れで進めればいいですか？
実務的なPDN解析は次の6ステップだ：
- 要件定義：VDD電圧、許容リップル、過渡電流スペック（ピーク値と立ち上がり時間）からターゲットインピーダンスを算出
- スタックアップ設計：電源/GNDプレーン層の配置と誘電体厚を決定。プレーン間容量を最大化
- 初期デカップリング選定：バルクキャパ＋MLCCの組み合わせで集中定数モデルを作成し、ターゲットインピーダンスを満たすことを確認
- レイアウトベース解析：PCBレイアウトデータをインポートし、SIwaveやSigrity等でPDNインピーダンスマップを計算
- 最適化：反共振ピークの抑制、IRドロップの均一化のためにコンデンサの種類・個数・配置を調整
- 実測検証：VNA（ベクトルネットワークアナライザ）で実基板のPDNインピーダンスを測定し、シミュレーション結果と比較
デカップリング配置の最適化
「ICの近くにデカップリングを置け」とよく言われますが、どこまで近ければいいんですか？
定量的に言うと、デカップリングコンデンサが効果的に電荷を供給できる距離は、その周波数の波長の1/20以下が目安だ。FR-4基板上の電磁波の伝搬速度は $v = c/\sqrt{\varepsilon_r} \approx 1.46 \times 10^8$ m/s なので：
- 100MHzで波長1.46m → 有効距離 ≈ 73mm（基板全体をカバー）
- 1GHzで波長146mm → 有効距離 ≈ 7.3mm
- 5GHzで波長29mm → 有効距離 ≈ 1.5mm
つまりGHz帯の過渡電流に対応するには、コンデンサをICから数mm以内に配置する必要がある。BGAの直下にコンデンサを実装する「裏面実装」が普及した理由はこれだ。
ビアのインダクタンスも効いてきますよね？
そこが非常に重要なポイントだ。コンデンサの実装パッドからプレーンまでのビアのインダクタンスは、典型的に0.5～1.5nH/ビアだ。このマウンティングインダクタンス $L_{\text{mount}}$ がESLに加算されるから：
$$\text{ESL}_{\text{effective}} = \text{ESL}_{\text{cap}} + L_{\text{mount}}$$
実務上の対策は：
- ビアを複数本並列にして実効インダクタンスを低減（2本並列で約半分）
- ビアをパッド直結（Via-in-Pad）にして配線長を最小化
- 電源プレーン層をコンデンサに近い層に配置してビア長を短縮
スタックアップ設計とプレーン間距離
スタックアップでプレーン間を薄くするのが良いって聞きましたが、どのくらいが理想ですか？
プレーン間距離 $d$ を薄くするメリットは2つある：
- プレーン容量の増加：$C_{\text{plane}} = \varepsilon_0 \varepsilon_r A / d$ なので、$d$ を半分にすれば容量が倍になる。100MHz以上の高周波帯域でPDNインピーダンスが下がる
- プレーンインダクタンスの低減：$L_{\text{plane}} \propto d$ なので、薄いプレーン対は低インダクタンスの電流リターンパスを提供する
実務的には50～75μm（2～3mil）のプレーン間距離がハイスピード設計の標準だ。一部のサーバー基板やHBM（高帯域メモリ）では25μm以下も使われる。ただし薄すぎると製造歩留まりやビア加工に影響するから、基板メーカーとの調整が不可欠だ。
シミュレーションと実測の相関
シミュレーション結果って実際の基板とどのくらい合いますか？
適切にモデル化すれば、PDNインピーダンスのシミュレーションと実測は数dBの精度で一致する。ただし相関が悪いときの原因は大体以下の3つだ：
- MLCCの実効容量ずれ：DCバイアス依存性で容量が公称値の30～60%に低下していることがある。メーカーのDCバイアス特性データを反映しないとダメだ
- 誘電体特性：FR-4の$\varepsilon_r$と$\tan\delta$は周波数依存。一定値で仮定するとGHz帯でずれる
- VNAの測定プローブ：プローブチップのインダクタンスやグランドリターンパスが測定に影響。2ポートシャント法（2-port shunt through）を使うのが推奨だ
「電源ノイズで動作が不安定」——実際のデバッグ事例
量産ボードで特定条件下のみ電源電圧が-100mVを超えてリセットが起きる事例があった。SIwaveでPDNインピーダンスマップを計算したところ、特定のMLCCの配置が電源レールから離れすぎて高周波インピーダンスが増大していることが判明。対策は (1) 問題のMLCCをIC直近に移動（実測で-60mV改善）、(2) 電源プレーンのスリット除去、(3) バルクコンデンサ追加でインピーダンスが目標値内に収まることをCAEで確認してから基板変更を行った。修正前後のPDNインピーダンスを重ねてプロットすると、500MHz付近の反共振ピークが12dB低減しており、数値と実測の一致も良好だった。
初心者が陥りやすいPDN設計の落とし穴
「コンデンサの数を増やせばインピーダンスが下がる」は半分だけ正しい。同じ値のMLCCを10個並列にすれば自己共振周波数付近のESRは1/10になるが、反共振ピークの問題は解決しない。むしろ同じ値のコンデンサを大量に並列接続すると、共振のQ値が上がって反共振ピークが鋭くなることがある。異なる容量値を組み合わせて周波数カバレッジを広げることが重要だ。「コンデンサの種類を増やす」方が「同じコンデンサの数を増やす」よりも効果的なケースが多い。
ソフトウェア比較
PDN解析ツール比較
PDN解析に使えるツールって何がありますか？ 構造解析のAnsys Mechanicalとかとは違いますよね？
PDN解析は電源レイアウトに特化したツールがあるんだ。主要な3大ツールを比較してみよう：
| ツール名 | 開発元 | 解析手法 | 強み |
|---|---|---|---|
| Cadence Sigrity PowerSI/PowerDC | Cadence | FEM + MoMハイブリッド | Allegro連携、DCドロップ + AC PDN統合 |
| Ansys SIwave | Ansys | MoM（高速）+ FEM（HFSS連携） | HFSSとの協調でパッケージ込み3D解析 |
| Keysight PathWave ADS / PIPro | Keysight | FEM + PEEC | 高精度EM解析、測定器との統合 |
Mentor HyperLynxは？ 安くて使いやすいって聞きました。
HyperLynx PI（現在はSiemens EDA）は中規模設計チームに人気がある。高速な2.5Dソルバーで計算時間が短いのが強みだ。ただし大規模BGA下の高精度解析ではSigrityやSIwaveに軍配が上がる。あとはオープンソースでは：
- COMSOL Multiphysics：RF/マイクロ波モジュールでフルウェーブPDN解析が可能。研究用途やカスタムモデリングに強い
- openEMS：FDTD法のオープンソースEM解析。PDN専用ではないが自由度が高い
- Python + scikit-rf：Sパラメータの操作・可視化。集中定数PDNモデルの計算に便利
ツール別ワークフロー
実際のワークフローはどうなるんですか？ 例えばSIwaveだと。
Ansys SIwaveのPDN解析ワークフローはこんな感じだ：
- ODB++またはBRDファイル（PCBレイアウト）をインポート
- 電源ネット・GNDネットを指定して自動的にプレーン/ビア/トレースの3D構造を認識
- デカップリングコンデンサのSPICEモデル（ESR/ESL/C）を割り当て
- ICの電源ピン位置にポートを設定
- DC IRドロップ解析 → 電圧降下マップ、電流密度マップを確認
- AC PDNインピーダンス解析 → 周波数特性を計算してターゲットインピーダンスと比較
- 必要に応じてHFSSにリンクしてパッケージ込みの3D全波解析へエスカレーション
IRドロップとPDNインピーダンスって別物なんですか？
良い質問だ。DC IRドロップは定常状態での抵抗成分による電圧降下（$V_{\text{drop}} = I \times R_{\text{trace}}$）で、配線幅やプレーンの銅箔厚が効く。AC PDNインピーダンスは過渡電流に対するインピーダンスで、キャパシタンスとインダクタンスが支配的。両方ともクリアする必要があるんだ。
PI/PDN解析ツールの選び方——コスト vs 精度のリアル
Cadence SigrityとAnsys SIwaveの年間ライセンスは数百万円クラス。中小企業や個人にはハードルが高い。そこで実務でよく見るアプローチが「2段階設計」だ。まずExcelやPython（scikit-rf）の集中定数モデルで概略設計を行い、クリティカルなネットだけ商用ツールで精密解析する。筆者の経験では、集中定数モデルで80%の問題は検出できる。残り20%——プレーン共振やビアの近傍効果——が商用ツールの出番だ。
先端技術
チップレット時代のPDN課題
最近チップレットってよく聞きますけど、PDN設計にも影響があるんですか？
チップレット（Chiplet）やHBM（High Bandwidth Memory）をインターポーザ上に集積する2.5D/3Dパッケージでは、PDN設計が一段と複雑になる。理由は3つだ：
- マルチダイ電力供給：複数のダイが同一インターポーザ上で異なるVDDを要求。PDNの分離と低クロストークが必要
- TSV（Through-Silicon Via）のインダクタンス：シリコンインターポーザのTSVは直径10μm程度と微細だが、数百本並列でも合計インダクタンスが無視できない
- 熱と電力密度：GPU/AI加速器で500W超の電力を2cm角に供給。IRドロップが深刻化
機械学習によるデカップリング最適化
AIや機械学習でPDN設計を自動化できないんですか？
すでに研究が活発だよ。最近の手法をいくつか紹介すると：
- ベイズ最適化：デカップリングコンデンサの種類・個数・配置を設計変数として、PDNインピーダンスの最大値を最小化する問題を定式化。少ないシミュレーション回数で最適解に近づける
- GAN（敵対的生成ネットワーク）：既存の良好な設計パターンから学習し、新しいPDNレイアウトを生成。Cadenceが研究論文を発表している
- 物理インフォームドニューラルネットワーク（PINN）：マクスウェル方程式を損失関数に組み込んで、FEMなしでプレーンの電磁界分布を予測。計算速度が数桁向上する可能性がある
SI/PI/EMI協調シミュレーション
SIとPIって別々に解析するものですか？
最先端の設計ではSI（信号品質）、PI（電源品質）、EMI（電磁干渉）を統合的に解析する流れになっている。理由は簡単で、PDNのノイズは信号のジッタに直結し（電源誘起ジッタ：PSIJ）、同時スイッチングノイズ（SSN）はグランドバウンスを通じてEMI放射に影響するからだ。
最新のSigrity X、SIwave 2025ではSI/PI/EMIの協調解析ワークフローが標準搭載されている。チップ→パッケージ→基板→コネクタのチャネル全体をSパラメータで接続し、IBIS-AMIシミュレーションで信号品質とPDNの影響を同時に評価する。
トラブルシューティング
電圧ドループとIRドロップ
先生、実際にPDNの問題が起きるとどんな症状が出るんですか？
症状：ICが特定の動作パターン（高負荷時、電源投入直後）でのみ誤動作、リセット、またはタイミングエラーを起こす。オシロスコープでVDD波形を見ると、数十nsのドループ（電圧降下）が許容値を超えている。
典型的な原因と対策：
| 原因 | 症状の特徴 | 対策 |
|---|---|---|
| VRM応答遅れ | μs～ms周期のゆっくりした電圧変動 | VRMの制御帯域を拡大、バルクキャパ追加 |
| MLCC不足 | 10～100ns周期の高周波リップル | 低ESL MLCCをIC直近に追加 |
| DC IRドロップ | 定常的な電圧不足（VDDがスペック下限を割る） | 配線幅拡大、プレーンスリット除去、ビア追加 |
| プレーン共振 | 特定周波数の正弦波的リップル | 共振周波数の腹にコンデンサ配置、ダンピング抵抗追加 |
共振によるインピーダンスピーク
インピーダンスプロファイルに鋭いピークがあるんですが、これって問題ですか？
ピークがターゲットインピーダンスを超えていたら問題だ。対処法は：
- 反共振ピーク（異なるコンデンサ間）の場合：
- 中間の容量値のコンデンサを追加して「周波数の隙間」を埋める
- ESRが少し高めのコンデンサを使ってQ値を下げ、ピークを鈍らせる
- プレーン共振ピークの場合：
- FEMで共振モードの電圧分布を可視化し、腹の位置にコンデンサを配置
- プレーンの分割（スプリットプレーン）やエッジ終端で共振を抑制
- 損失正接の高い誘電体材料を使用（$\tan\delta$ が大きいほどQ値が下がる）
シミュレーション不一致
シミュレーションでは問題ないのに実基板で問題が出る、逆もある、ってことありますか？
PDN解析でシミュレーションと実測が合わない原因トップ5はこれだ：
- DCバイアス依存：高誘電率MLCC（X5R/X7R）はDC電圧を印加すると容量が30～70%も低下する。データシートのDCバイアス特性をモデルに反映すること
- 実装インダクタンスの過小評価：コンデンサ～ビア～プレーンの経路のインダクタンスを正確にモデル化していない。SIwaveやSigrityの3D抽出が有効
- VRMモデルの不正確さ：VRMの出力インピーダンスモデルが簡略化されすぎ。メーカーから周波数特性データを入手して使うべき
- 測定方法の誤り：1ポート測定で低インピーダンスを正確に測るのは困難。2ポートシャントスルー法を使用すること
- 温度依存性：ESR、容量、誘電体特性はすべて温度依存。動作温度でのパラメータを使用すること
PDNってこんなに奥が深いんですね。SIだけじゃなくてPI側もしっかりやらないとダメなんだって実感しました！
そうだね。よく言われるのが「SIの問題の半分はPIが原因」ということだ。信号品質で困ったら、まず電源波形をチェックしてみるといい。PDNインピーダンスが目標を満たしていれば、信号品質の問題も大幅に減る。理論を理解した上でツールを使いこなせるようになれば、一人前のPIエンジニアだ。
「解析が合わない」と思ったら
- まずMLCCのDCバイアス特性を確認——公称10μFでもDCバイアス下で3μFになっているかもしれない
- ビアの数とレイアウトを確認——ビア1本でESLが1nH追加されると、10MHz以上で63mΩのインピーダンス上昇
- VRMの出力インピーダンス特性を入手——理想電圧源（0Ω）のモデルは非現実的
- 測定方法を再確認——VNAのキャリブレーション精度、プローブの接触抵抗、グランドリターンパス
なった
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