Snubber电路设计与CAE仿真
理论与物理
缓冲电路的作用与分类
老师，缓冲电路是为了什么而加的呢？ 虽然在电力电子教科书里会出现，但最近也听到“SiC的话不需要缓冲”的说法，到底哪个才对，有点混乱。
问得好。缓冲的本质是抑制关断时的 dV/dt 以保护器件。功率器件关断的瞬间，流过布线和封装的寄生电感 $L_s$ 的电流 $I$ 被急剧切断。此时会产生 $V_{spike} = L_s \cdot \frac{dI}{dt}$ 的电压尖峰，如果超过器件的耐压，就会因雪崩击穿而损坏。
原来如此，就像是急刹车时安全带承受冲击的感觉吗？
这个比喻很贴切。缓冲电路正是像安全气囊一样的存在，吸收冲击能量以防止损坏。缓冲电路的分类整理如下：
| 种类 | 构成 | 工作原理 | 用途 |
|---|---|---|---|
| RC缓冲 | R + C 串联 | dV/dt抑制 + 振荡衰减 | IGBT/MOSFET的关断保护、寄生振荡抑制 |
| RCD缓冲 | R + C + D | C吸收电压 → R耗散 | 反激变换器、半桥 |
| LC缓冲 | L + C | 谐振实现零电压开关 | 谐振变换器、软开关 |
| 有源钳位 | MOSFET + C | 主动钳位电压 | 高效率正激/反激 |
RCD缓冲是最具代表性的，也就是说在反激电源等地方最常见到的那种吧。C吸收关断时的V尖峰，然后通过R转化为热量。
没错。二极管D的作用也很重要，关断时D导通，电流流入C；开通时D反偏，C的电荷通过R放电——也就是说每个开关周期完成一次C的充放电。这个“吸收→耗散”的循环是RCD缓冲的基本动作。
设计的支配方程
缓冲电路的设计公式是怎样的呢？ 电容的容量、电阻值这些，是怎么决定的呢？
首先从最基本的設計公式开始。在关断时的峰值电流 $I_{peak}$ 于下降时间 $t_{fall}$ 内降至零期间，缓冲电容 $C_s$ 会积累电荷。当希望将钳位电压限制在 $V_{clamp}$ 时：
这个公式是假设电流线性下降时的近似式，在实际工作中用于初步估算。我们来确认一下各变量的含义：
- $I_{peak}$ — 关断前瞬间流过器件的峰值电流 [A]
- $t_{fall}$ — 电流从峰值下降到零的时间 [s]（数据手册中的 $t_{fi}$）
- $V_{clamp}$ — 允许的最大电压 [V]（通常设定为器件耐压的70〜80%）
例如，对于耐压600V的IGBT，$I_{peak}$ = 20A，$t_{fall}$ = 200ns，$V_{clamp}$ = 480V（耐压的80%）的话…
我们来计算一下。$C_s = \frac{20 \times 200 \times 10^{-9}}{2 \times 480} \approx 4.2 \text{ nF}$。这是起点，之后通过电路仿真进行微调。
另一个重要的是，考虑寄生电感 $L_s$ 后，基于能量平衡的设计公式：
这是从关断时寄生电感 $L_s$ 中储存的能量 $\frac{1}{2}L_s I_{off}^2$ 转移到缓冲电容中变为 $\frac{1}{2}C_s(V_{clamp}^2 - V_{DC}^2)$ 的能量守恒推导出的公式。$V_{DC}$ 是直流母线的稳态电压。
寄生电感越大，C也需要越大对吧。也就是说，首先要通过PCB布线或母线排设计来减小L…
正确。如果想减小缓冲电容，首先要减小寄生电感——这是电力电子设计的铁则。而缓冲电阻 $R_s$ 则根据临界阻尼条件：
这是由 $L_s$ 和 $C_s$ 构成的LC电路达到临界阻尼（无过冲）的条件。实际上会在该值的0.5〜2倍范围内进行调整。$R_s$ 太小则残留振荡，太大则dV/dt抑制效果变弱。
RCD缓冲的设计理论
RCD缓冲的情况下，加入了二极管会有什么变化呢？
RC缓冲与RCD缓冲最大的区别在于充电路径和放电路径被分离。在RC缓冲中，开通时C的电荷通过开关放电，会在开关上产生额外的损耗。RCD缓冲中的D可以防止这一点，放电通过R路径缓慢进行。
RCD缓冲的稳态下，电容电压 $V_C$ 在以下条件下稳定：
$V_{margin}$: 尖峰吸收分量（通常为 $V_{DC}$ 的10〜30%）
决定RCD缓冲的R时，受到RC时间常数的约束。放电时间常数 $\tau = R_s C_s$ 相对于开关周期 $T_{sw}$：
- $\tau \gg T_{sw}$ → C来不及放电，电压持续上升（失控）
- $\tau \ll T_{sw}$ → C立即放电，失去缓冲效果
- 推荐: $\tau \approx (3 \sim 5) \times T_{sw}$ — 实用的经验法则
例如，开关频率100kHz（$T_{sw}$ = 10μs），$C_s$ = 4.7nF时，$R_s = \frac{3 \times 10 \times 10^{-6}}{4.7 \times 10^{-9}} \approx 6.4 \text{ k}\Omega$ 可以作为起点。
能量耗散与热设计
缓冲电阻给人的印象是发热挺厉害的，它到底会消耗多少功率呢？
RCD缓冲电阻消耗的平均功率，假设每个开关周期C中积累的能量全部在R中消耗：
用之前的例子（$C_s$ = 4.2nF，$V_{clamp}$ = 480V，$V_{DC}$ = 400V，$f_{sw}$ = 100kHz）计算：
$P_{snub} = \frac{1}{2} \times 4.2 \times 10^{-9} \times (480^2 - 400^2) \times 100 \times 10^3 \approx 0.037 \text{ W}$
这种情况下没问题，但在大电流、高频的应用中（例如 $C_s$ = 100nF，$f_{sw}$ = 500kHz）会达到数瓦，需要选择缓冲电阻的额定值并进行散热设计。汽车车载充电器（OBC）级别的应用中，超过10W的缓冲损耗也不少见。
也就是说，缓冲电路消耗的部分会导致效率下降对吧。所以有源钳位效率更高的说法。
没错。缓冲的本质是将能量“作为热量舍弃”，所以理论上会降低效率。有源钳位可以回收能量，因此损耗小。但是有源钳位需要额外的MOSFET和栅极驱动电路，电路更复杂，所以是损耗与成本、可靠性的权衡。
寄生参数间的相互作用
寄生电感具体存在于哪些地方呢？ 只有PCB的布线图案吗？
不，到处都有。电力电子电路的寄生电感主要分布在以下位置：
| 位置 | 典型值 | 影响 |
|---|---|---|
| 器件封装内部键合线 | 5〜15 nH | 器件近端的尖峰 |
| PCB布线图案 | 1〜10 nH/cm | 与环路面积成正比 |
| 母线排（功率模块） | 10〜50 nH | 在大电流路径中占主导 |
| 直流母线电容的ESL | 5〜20 nH | 限制高频旁路能力 |
| 连接器、端子连接部 | 2〜10 nH | 容易被忽视 |
这些的总和构成了电路整体的寄生电感 $L_s$。即使是100 nH左右的 $L_s$，如果开关的 $dI/dt$ = 1 kA/μs，也会达到 $V_{spike}$ = 100V。
也就是说，如果不准确知道寄生电感的值，就无法设计缓冲电路对吧。怎么测量呢？
主要有三种方法：
- 实测 — 使用阻抗分析仪或TDR（时域反射计）测量。需要原型
- 3D FEM电磁场分析 — 使用 Ansys Q3D Extractor、COMSOL AC/DC模块等，从PCB或母线排的3D模型中提取寄生RLC。可在设计阶段使用
- 根据实际波形反推 — 从双脉冲测试的振荡波形读取LC谐振频率，用 $L_s = \frac{1}{(2\pi f_{ring})^2 C_{oss}}$ 估算
CAE的真正价值体现在第二种方法。无需原型即可预测寄生参数，并反馈到缓冲设计中。
缓冲电路——电力电子中“消除电压尖峰”的幕后功臣
缓冲（snubber）一词源于英语的 "snub"（突然停止、抑制）。自电力变换器诞生之初就已存在，在GTO（门极可关断晶闸管）时代，没有缓冲电路就无法工作。GTO的 dV/dt 耐受量小，关断时的缓冲电容甚至达到数μF。随着IGBT的出现，耐受量得到改善，缓冲电路得以小型化。进入SiC/GaN时代后，“无缓冲设计”也成为可能，但作为寄生振荡和EMI对策，小容量RC缓冲电路依然活跃在现场。要优化缓冲电路，正确理解“为什么会产生尖峰”的物理原理，并用CAE可视化寄生参数是捷径。
各项的物理意义（缓冲设计公式）
- $C_s = \frac{I_{peak} \cdot t_{fall}}{2V_{clamp}}$ — 根据电流下降期间缓冲电容积累的电荷量决定容量。分母的2源于电流线性下降的假设（三角波近似）。【实例】600V IGBT逆变器的情况下，$V_{clamp}$通常设定为480V（耐压的80%）。裕量越大C越小，但需考虑寄生L的偏差进行降额。
- $C_s = \frac{I_{off}^2 L_s}{V_{clamp}^2 - V_{DC}^2}$ — 由寄生电感中储存的磁能 $\frac{1}{2}L_s I^2$ 转换为缓冲电容的静电能 $\frac{1}{2}C_s \Delta V^2$ 的能量守恒定律推导得出。适用于 $L_s$ 占主导的情况（如母线排布线较长的模块等）。
- $R_s = 2\sqrt{L_s/C_s}$ — 对应LCR二阶系统的临界阻尼条件 $\zeta = 1$。$R_s < 2\sqrt{L_s/C_s}$ 时会产生衰减振荡（振铃），$R_s > 2\sqrt{L_s/C_s}$ 时则为过阻尼，dV/dt抑制会延迟。
- $P_{snub} = \frac{1}{2}C_s(V_{clamp}^2 - V_{DC}^2) f_{sw}$ — 缓冲电路每个开关周期吸收、耗散的能量乘以开关频率得到的平均损耗。随着高频化线性增大，因此在GaN/SiC高频变换器中损耗不可忽视。
假设条件与适用范围
- 电流下降波形的线性近似: 实际的IGBT/MOSFET关断波形包含拖尾电流，是非线性的。精密设计必须使用SPICE模型进行瞬态分析
- 寄生电感的集总参数近似: 在GHz频段的开关下，布线会呈现分布参数特性，集总参数模型失效。SiC/GaN数十ns级的开关也需注意
- 忽略温度依赖性: 缓冲电容的介质损耗或电阻的温度系数未包含在设计公式中。尤其要注意陶瓷电容的DC偏压特性（施加电压导致容量下降）
- 忽略互感: 实际的PCB中，相邻布线间的互感会影响电压尖峰。除非使用3D FEM，否则难以捕捉
量纲分析与单位制
| 变量 | SI单位 | 注意事项·实务备忘 |
|---|---|---|
| $C_s$（缓冲容量） | F（法拉） | 电力电子中通常在 pF〜μF 范围。陶瓷: pF〜100nF、薄膜: 1nF〜10μF |
| $R_s$（缓冲电阻） | Ω（欧姆） | 数Ω〜数十kΩ。注意脉冲额定值（连续额定值往往不足） |
| $L_s$（寄生电感） | H（亨利） | 通常为 nH 量级。1 nH/mm（PCB过孔）、5〜10 nH/cm（PCB走线）可作为参考 |
| $f_{sw}$（开关频率） | Hz | Si-IGBT: 5〜50kHz、SiC-MOSFET: 50〜500kHz、GaN-HEMT: 100kHz〜数MHz |
| $dV/dt$ | V/s | Si-IGBT: 5〜20 V/ns、SiC: 20〜100 V/ns、GaN: 50〜200 V/ns |
数值解法与仿真
电路仿真方法
用设计公式可以算出大概的值，但要确认实际的波形还是需要仿真吧？ 该用什么工具呢？
缓冲电路的仿真主要分两个阶段进行：
- 电路仿真（SPICE类） — 用集总参数模型快速验证波形
- 3D FEM电磁场分析 — 提取分布参数性的寄生参数，提高电路模型的精度
首先说明SPICE仿真的步骤。最常用的是LTspice（免费，Analog Devices公司出品）。
LTspice中缓冲电路仿真的步骤：
- 获取器件模型 — 从制造商网站下载SPICE模型（.lib）。IGBT可选英飞凌的IKW40N120H3，SiC MOSFET可选Wolfspeed的C3M0065090D等
- 构建双脉冲测试电路 — 直流母线 + 电感 + DUT（被测器件）+ 续流二极管的基本构成
- 添加寄生电感 — 在各布线路径插入估算值的L
- 添加缓冲电路并执行 .tran 瞬态分析 — 对 $C_s$、$R_s$ 进行参数扫描，寻找最优值
- 在波形查看器中确认Vds波形 — 验证关断时的过冲电压、dV/dt、振铃频率
参数扫描是指，改变C和R的值来寻找最佳组合对吧。全部手动做的话好像很麻烦…
在LTspice中，只需写上 .step param Cs 1n 10n 1n 就可以让$C_s$从1nF到10nF以1nF为步长进行扫描。$R_
なった
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