电源完整性与PDN分析
理论与物理
什么是电源完整性
电源完整性是讲电源噪声吗？只关注信号波形不就行了吗？
电源完整性（PI）是一门“将稳定电压送达IC”的设计技术。信号完整性（SI）关注的是正确传输比特流的0/1，而PI处理的是驱动这些信号的“电力质量”。
电力质量…？从插座来的电不是稳定的吗？
问题在于“瞬时大电流”。例如，当DDR5内存控制器同时开始突发传输时，会在几纳秒内突然抽取数安培的电流。从VRM（电压调节器）到IC的路径——我们称之为PDN（电源分配网络）——存在电感，因此急剧的电流变化 $di/dt$ 会产生电压降。
是 $V = L \cdot di/dt$ 对吧。但印刷电路板走线的电感不是微乎其微吗？
问得好。以DDR5的核心电压VDD = 1.1V为例。如果允许纹波为±3%，那么只允许有33mV的波动。即使是板上10mm的走线也有几nH的电感，对于2A/ns的电流变化，$V = 2 \times 10^{-9} \times 2 \times 10^9 = 4$V 的压降“理论上”会发生。当然，因为有去耦电容，实际不会那么严重，但如果设计失误，很容易就会超过33mV。
33mV真的很苛刻啊…。那么PDN的设计就是关键了。
目标阻抗
PDN设计的出发点是计算目标阻抗。这是指从IC电源引脚看过去的PDN阻抗的“上限值”，只要低于这个值，电压纹波就能控制在允许范围内。
我可以具体计算一下吗？对于DDR5，VDD = 1.1V，纹波允许±3%，瞬态电流 $I_{\text{transient}}$ = 2A，那么…
对，就是这样：
$$Z_{\text{target}} = \frac{1.1 \times 0.03}{2} = 16.5\,\text{m}\Omega$$
也就是说，从直流到目标频率范围的上限，必须将PDN阻抗保持在16.5mΩ以下。这个“在全频段保持在一定值以下”正是PDN设计的难点。低频由VRM负责，中频由大容量电容负责，高频由MLCC（多层陶瓷电容）负责，超高频则由片上电容负责。
不同频段有不同的“负责人”啊！就像接力赛的交接棒一样吗？
正是如此。VRM → 大容量电容 → MLCC → 片上电容，在各个频段进行“接力”。在交接棒处（反谐振点）确保阻抗不超过目标值，这就是设计者展现功力的地方。
PDN阻抗的频率特性
PDN的阻抗随频率怎么变化？
PDN阻抗表示为频率的函数 $Z_{\text{PDN}}(f)$。与电压纹波的关系是：
观察典型的PDN阻抗曲线：
- ~1kHz以下：由VRM的输出阻抗主导。通过控制环路的增益保持在较低水平。
- 1kHz～1MHz：大容量电容（电解电容）提供电荷。
- 1MHz～100MHz：MLCC是主角。ESL（等效串联电感）导致阻抗上升。
- 100MHz～1GHz：电源平面的平行板电容和片上电容占主导。
反谐振是什么？刚才说在交接棒处会成为问题。
当两个电容并联时，在某个频段，一个呈容性（阻抗下降中），另一个呈感性（阻抗上升中）。这时会发生并联谐振（反谐振），阻抗急剧形成峰值。用公式表示，两个电容 $C_1$, $C_2$（分别具有ESL $L_1$, $L_2$）的反谐振频率是：
$$f_{\text{anti}} = \frac{1}{2\pi\sqrt{L_1 \cdot \frac{C_1 \cdot C_2}{C_1 + C_2}}}$$
如果这个反谐振峰值超过目标阻抗，该频率下的电压纹波就会增大。
去耦电容的模型
去耦电容不就是“用于去除噪声的电容”吗？
在PDN设计中，必须用实际的等效电路来考虑，而不是“理想电容”。一个MLCC可以用如下的RLC模型表示：
这里有三个重要参数：
- C（电容值）：低频段的电荷供给能力。值越大，有效频率越低。
- ESR（等效串联电阻）：决定自谐振频率处阻抗的下限。典型值为数mΩ～数十mΩ。
- ESL（等效串联电感）：导致高频段阻抗上升的元凶。MLCC的安装焊盘、过孔、走线的电感也会叠加进来。
自谐振频率（SRF）为 $f_{\text{SRF}} = \frac{1}{2\pi\sqrt{\text{ESL} \cdot C}}$，在这个频率下阻抗最小（= ESR）。
例如，0.1μF的MLCC，SRF大概是多少？
对于0402尺寸的MLCC，ESL ≈ 0.5nH，C = 100nF（0.1μF），那么：
$$f_{\text{SRF}} = \frac{1}{2\pi\sqrt{0.5 \times 10^{-9} \times 100 \times 10^{-9}}} \approx 22.5\,\text{MHz}$$
也就是说，在22.5MHz以上，这个电容不再作为“电容”工作，而是表现为电感。因此，要降低高频侧的阻抗，就需要更小容量、更低ESL的电容。
电源平面谐振
电源平面谐振是什么？平面会振动吗？
电源平面和地平面之间，形成了由薄介质层隔开的平行板结构。这可以看作是一个具有分布电容和电感的谐振器。矩形平面（尺寸 $a \times b$，介质厚度 $d$，相对介电常数 $\varepsilon_r$）的谐振频率为：
这里 $m$, $n$ 是模式次数（0, 1, 2, ...），$c$ 是光速。例如，对于100mm × 80mm的基板，$\varepsilon_r = 4.2$（FR-4）的情况，(1,0)模式的谐振频率是：
$$f_{10} = \frac{3 \times 10^8}{2\sqrt{4.2}} \times \frac{1}{0.1} \approx 732\,\text{MHz}$$
在这个频率下，PDN阻抗会出现尖锐的峰值。使用FEM，可以可视化这种谐振模式的电压分布。
用FEM看能明白什么？
可以知道谐振模式的“腹点”和“节点”位置。如果IC位于谐振的腹点位置，电压波动会最大，因此将去耦电容配置在腹点位置就能有效抑制谐振。反之，将电容放在节点位置则效果甚微。这就是基于FEM的布局优化的基本思路。
DDR5的33mV壁垒——为何PI工程师胃疼
与DDR4时代的核心电压1.2V相比，DDR5降到了1.1V。电压降低，纹波允许量的“绝对值”也随之降低。另一方面，数据速率从4800MT/s提升到近两倍的8800MT/s，瞬态电流的 $di/dt$ 却在不断增加。此外，BGA（球栅阵列）的电源引脚数量也有限，导致每个引脚的电流集中。结果是“VDD降低”、“电流变化加快”、“路径受限”这三重困境，使得目标阻抗随着世代更迭越来越严苛。某半导体公司的PI工程师曾表示：“5年前100mΩ就够了，现在15mΩ是常态。下一代可能要到个位数了。”
PDN各要素的阻抗贡献
- VRM输出阻抗 $Z_{\text{VRM}}(f)$：负责DC～数kHz频段。由控制环路的增益和带宽决定。在控制带宽之外，电感占主导，阻抗上升。
- 大容量电容：电解电容或钽电容。大容量（100μF～数mF），负责数kHz～数百kHz频段。缺点是ESR较高（数十～数百mΩ）。
- MLCC（多层陶瓷电容）：0.01μF～10μF左右。负责数百kHz～数百MHz。低ESR、低ESL是PDN设计的关键。注意直流电压偏置会导致容量下降（尤其是高介电常数系X5R/X7R）。
- 电源平面电容：平面间的分布电容 $C_{\text{plane}} = \varepsilon_0 \varepsilon_r A / d$。在100MHz以上有效。减小介质厚度 $d$ 可以增加电容，但需要权衡制造成本。
- 片上电容：IC内部的晶体管栅极电容或MIM电容。负责数百MHz以上的超高频段。这是设计者无法控制的部分。
目标阻抗的频率上限
需要维持目标阻抗的频率上限 $f_{\text{knee}}$ 由瞬态电流波形的上升时间 $t_r$ 决定：
$$f_{\text{knee}} = \frac{0.35}{t_r}$$
例如，上升时间 $t_r = 100\,\text{ps}$ 的瞬态电流，则 $f_{\text{knee}} = 3.5\,\text{GHz}$。这意味着需要将PDN阻抗从DC到3.5GHz都保持在目标值以下。
单位制整理
| 物理量 | SI单位 | PDN设计中的典型值 |
|---|---|---|
| 目标阻抗 $Z_{\text{target}}$ | Ω | 5～100 mΩ（最新IC：个位数mΩ级） |
| ESR | Ω | MLCC: 1～30 mΩ，电解: 10～500 mΩ |
| ESL | H | MLCC: 0.2～2 nH（含安装） |
| 瞬态电流 $I_{\text{transient}}$ | A | 0.5～50 A（GPU/CPU：数百A级） |
| 平面间距 $d$ | m | 50～200 μm（FR-4标准） |
| 谐振频率 $f_{mn}$ | Hz | 300 MHz～数 GHz（取决于基板尺寸） |
数值解法与实现
PDN的等效电路建模
要计算PDN的阻抗，用什么模型呢？
最简单的是集总参数等效电路模型。将VRM、大容量电容、MLCC、过孔、平面分别用RLC电路表示，作为串联/并联的网络来求解。
并联 $n$ 个去耦电容时的PDN阻抗为：
$$Z_{\text{PDN}}(f) = \left(\sum_{i=1}^{n} \frac{1}{Z_{\text{cap},i}(f)}\right)^{-1} \parallel Z_{\text{plane}}(f) \parallel Z_{\text{VRM}}(f)$$
其中每个电容的阻抗为：
$$Z_{\text{cap},i}(f) = \text{ESR}_i + j2\pi f \cdot \text{ESL}_i + \frac{1}{j2\pi f \cdot C_i}$$
这个用Excel好像也能算。
嗯，集总参数模型用Excel或Python就足够计算了。但有其局限性。电源平面的分布效应（位置依赖性、谐振模式）是集总参数模型无法捕捉的。“电容放在平面的哪个位置”会影响结果这类问题，需要用FEM或矩量法（MoM）来求解。
电源平面的FEM分析
电源平面的FEM分析，和结构分析的FEM有什么不同？
电源平面的FEM分析常使用腔体模型。将电源平面和地平面之间的薄介质层作为2D处理，求解从麦克斯韦方程组导出的2D亥姆霍兹方程：
这里 $V$ 是平面间电压，$k = \omega\sqrt{\mu_0 \varepsilon_0 \varepsilon_r}$ 是波数，$J_z$ 是平面间流动的电流密度，$d$ 是介质厚度。用FEM对这个方程进行离散化：
$$([K] - k^2[M])\{V\} = \{F\}$$
$[K]$ 是刚度矩阵（$\nabla^2$ 的离散化），$[M]$ 是质量矩阵，$\{F\}$ 是电流源向量。
啊，形式很像结构分析的特征值问题！
很敏锐。令 $\{F\} = 0$ 就得到特征值问题 $[K]\{V\} = k^2[M]\{V\}$，从而得到谐振模式和谐振频率。这与结构分析的固有频率分析具有完全相同的数学结构。用2D的三角形或四边形单元对平面进行网格划分，去耦电容作为RLC集总参数连接到端口位置。
频域分析的公式化
PDN阻抗是频率的函数吧。要每个频率都求解吗？
是的，进行频率扫描。在每个频率 $f$ 下更新 $k = 2\pi f\sqrt{\mu_0\varepsilon_0\varepsilon_r(1-j\tan\delta)}$ 并求解方程组。这里 $\tan\delta$ 是介质的损耗角正切，它决定了谐振峰值的高度（Q值）。FR-4的 $\tan\delta \approx 0.02$。
在IC电源引脚位置施加1A电流，计算同一点的电压，即可得到该点的PDN阻抗：
$$Z_{\text{PDN}}(f) = \frac{V_{\text{port}}(f)}{I_{\text{port}}(f)}$$
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