传输线理论与信号完整性分析

PCB走线在低频时就是普通导线，但到了GHz高速信号就变成"传输线"了。信号上升时间越短，高频分量越多，一旦阻抗不匹配，信号就会反射回来，波形就乱了。SI就是要确保"接收端能准确收到数据"的设计技术，而传输线理论是它的物理基础。DDR5内存、高速SerDes设计都离不开这套理论。

这个比喻很形象！就像水管管径突变会产生水锤效应一样。信号在"作为电流流动"的同时，也以接近光速的电压波形式在线路上传播。遇到阻抗突变，电压波就会部分反射。这是产生噪声和误码的主要原因。

经验法则：走线长度 $l$ 超过信号上升时间对应波长的1/6时，就需要用传输线理论分析。计算公式：$l_{critical} = T_{rise} \times v_{propagation} / 6$，其中 $v_{propagation} \approx c/\sqrt{\varepsilon_r} \approx 1.5\times10^8$ m/s（FR4板）。上升时间100ps的信号，临界长度约 $100\text{ps} \times 1.5\times10^8/6 \approx 2.5$mm——现代高速接口连2.5mm的短线都需要考虑SI！

把传输线建模为RLCG分布参数电路，就得到电报方程：

$R$ [Ω/m]：线路电阻（因趋肤效应与频率相关）；$L$ [H/m]：线路电感；$C$ [F/m]：线间电容；$G$ [S/m]：介质电导（损耗）。由此可推导出传播常数 $\gamma$ 和特性阻抗 $Z_0$。

特性阻抗和传播常数的公式如下：

$\alpha$ 是衰减常数，$\beta$ 是相位常数（波数）。微带线的 $Z_0$ 由线宽 $w$、介质厚度 $h$、相对介电常数 $\varepsilon_r$ 决定。比如 $\varepsilon_r = 4.2$（FR4板材）、$h = 0.1$mm 时，线宽约 $w \approx 0.19$mm 对应 $Z_0 = 50$Ω。

损耗主要来自两方面：

• 趋肤效应（导体损耗）：高频电流集中在导体表面薄层（趋肤深度 $\delta_s = \sqrt{2\rho/(\omega\mu)}$），有效电阻与 $\sqrt{f}$ 成正比。10GHz时铜导体趋肤深度约0.7μm。
• 介质损耗（绝缘层损耗）：介质的损耗角正切 $\tan\delta$ 导致信号衰减。FR4的 $\tan\delta \approx 0.02$，在10GHz以上损耗很大（每10cm衰减约5～8dB），这就是为什么112Gbps+接口要换Megtron 6等低损耗材料（$\tan\delta \approx 0.002$）。

用反射系数 $\Gamma$ 和S参数（S11）来评估：

$Z_L$ 是负载阻抗。$Z_L = Z_0$ 时 $\Gamma = 0$（完全匹配，无反射）；$Z_L = 0$（短路）时 $\Gamma = -1$；$Z_L = \infty$（开路）时 $\Gamma = +1$。数字设计中通常要求 $|S_{11}| < -20$dB（反射功率低于1%）。

两端口S参数矩阵：

$a_i$ 是入射波，$b_i$ 是散射波。$S_{11}$：端口1的反射系数（Return Loss）；$S_{21}$：端口1到端口2的插入损耗（Insertion Loss）；$S_{12}$：反向传输（理想无损传输线 $S_{12}=S_{21}$）；$S_{22}$：端口2的反射。高速互连设计中 $S_{21}$ 的频率响应就是"信道传输函数"，眼图质量由它决定。

史密斯圆图是在复平面上把复数反射系数 $\Gamma$ 和复数阻抗 $Z/Z_0$ 映射在一起的工具。圆图中心代表完全匹配（$Z_0$），边缘代表纯虚数阻抗（无损耗）。实际用法：①在圆图上找到当前阻抗点；②沿着等反射系数圆（添加串联或并联元件轨迹）移动到圆心——这就是阻抗匹配网络设计。现代矢量网络分析仪（VNA）直接显示史密斯圆图，是射频调试的核心工具。

来说说工程中最常踩的坑和对应措施：

• 过孔的阻抗不连续：过孔（通孔）有寄生电感，高频时阻抗会变化。可通过背钻（Backdrill）或去除过孔残桩来改善。
• 连接器匹配：板边连接器附近参考平面可能断开，需要用场求解器详细分析。
• 等长布线：差分对的时延差（Skew）是共模噪声来源，目标100ps以内。
• 仿真验证：用SPICE模型或IBIS模型仿真时域波形，通过眼图（Eye Diagram）评估信号质量。

相邻走线间互容 $C_m$ 和互感 $L_m$ 会将干扰耦合进相邻信号线，产生串扰。分近端串扰（NEXT）和远端串扰（FEXT）：

$T_D$ 是传播时延。控制串扰的布线规则：①相邻信号线间距 $\ge 3w$（三倍线宽规则）；②差分对紧耦合布线（intra-pair spacing小，inter-pair large）；③平行走线长度尽量短；④在高速信号线之间加地线屏蔽（Guard Trace）。

IBIS（I/O Buffer Information Specification）是IC厂商提供的标准化缓冲器行为模型，只描述I/O引脚的电气特性（V-I曲线、上升斜率），不泄露内部电路细节，是SI仿真的标准输入数据。SPICE模型更详细，但通常只在PCB设计工具的信道仿真中作为传输线段的精确表征（EM提取的S参数→SPICE等效电路）。工程流程：EM工具提取信道S参数→换算为SPICE传输线模型→与IBIS驱动/接收器模型组合→运行时域仿真→评估眼图裕量。

来看主要工具的对比：

112Gbps PAM4（56GBaud）下，FR4板材的介质损耗非常大，信号走几厘米就严重衰减。主要对策有：

• 低损耗板材：Megtron 6、Rogers 4000系列等介电常数频率依赖性小的材料
• 均衡器：FFE（前馈均衡）和DFE（判决反馈均衡）补偿信道损耗
• FEC（前向纠错）：通过编码降低误码率
• 3D-IC封装：像HBM（高带宽内存）那样缩短传输距离，从根本上减少信道损耗

几个实际应用方向：①替代模型（Surrogate Model）：用神经网络替代昂贵的EM仿真，输入走线几何参数→输出S参数，加速参数扫描；②自动化布线规则生成：从大量仿真数据学习阻抗/串扰约束，自动生成PCB规则；③SI问题诊断：从眼图波形特征自动识别根因（反射、串扰、ISI等）——类似AI医疗影像诊断的思路。这些技术已在大型EDA公司的新产品中出现。