眼图分析

很好的问题。我先从原理开始解释。在数字通信中，发送端发出"0"和"1"的比特序列作为电压波形。接收端通过采样这个波形来判断"是0还是1"。

理想矩形波确实会形成矩形。但现实中的传输路带宽受限。高频分量衰减，波形的上升、下降边缘变缓。加上前后比特模式对波形的影响——这叫做ISI（码间干扰）。

完全正确。眼图睁开意味着噪声和时序偏差都有足够的裕度来正确判断比特。PCIe Gen5（32 GT/s）要求均衡后眼图开口高度至少15 mV，抖动不超过3.5 ps。Gen6（64 GT/s、PAM4）要求更严格。

当然可以。眼图有两个基本指标。

$V_{\text{high,min}}$ 是所有比特模式中"1"电平的最小电压，$V_{\text{low,max}}$ 是"0"电平的最大电压。这个值越大，噪声裕度越大，接收缓冲对阈值电压的容差越高。

$T_{\text{UI}}$ 是1UI的时间宽度，$\text{抖动}_{\text{pp}}$ 是交叉点的峰峰抖动。这个值越大，时序裕度越大。

完全正确。在实务中定义眼图掩膜——眼图中央的禁止区域（通常是六边形），要求所有波形轨迹都不能触及掩膜。USB4和PCIe规范书中明确规定了掩膜坐标。高度和宽度必须同时满足才能通过规范检验。

抖动分解对BER（比特误差率）估算至关重要。抖动主要分两类：

对特定BER目标，总抖动（TJ）用以下公式估算：

这里$Q(\text{BER})$是正规分布的逆累积分布函数。BER = $10^{-12}$时$Q \approx 7.03$；BER = $10^{-15}$时$Q \approx 7.94$。

所以RJ的降低是高速串联设计中最重要的课题之一。PLL的抖动性能、电源噪声的抑制、基板的接地完整性直接影响RJ。DJ可以用均衡器补偿，但RJ无法补偿。

浴缸曲线是以采样相位（横轴）对BER（纵轴）作图。形状像浴缸的横截面：两侧垂直的墙，中央有一个最低点。

从数学上，采样相位$\phi$处的BER由RJ的高斯分布和DJ分布的卷积求出。单侧BER（如左壁）为：

右壁类似，总BER为：

浴缸的"盆底宽度"就是那个BER目标下的时序裕度。比如BER = $10^{-12}$时底部宽度为0.3 UI，说明CDR采样相位有0.3 UI的余裕。PCI-SIG规范中把"Minimum Eye Width at BER = $10^{-12}$"作为规范指标。

正是这样。眼图是波形重叠的结果，所以从统计角度看只能反映大约BER $10^{-5}$的信息。要评估$10^{-12}$或$10^{-15}$的BER，必须用抖动分解和浴缸曲线。

通道用S参数表征。2端口情况下，基本参数是插入损耗$S_{21}(f)$和反射损耗$S_{11}(f)$。差动对用$S_{dd21}$（差动插入损耗）。

接收波形$y(t)$是发送波形$x(t)$与通道脉冲响应的卷积：

实务中S参数通过网分（VNA）实测或3D电磁场求解器（HFSS、CST）仿真得到。把PCB走线、连接器、过孔、封装的S参数级联起来，就能构建端到端的通道特性。

完全理解。比如FR-4基板上铺10英寸差动对，在奈奎斯特频率（16 GHz @PCIe Gen5）的插入损耗常常超过-20 dB。怎样补偿这个损耗是均衡器设计的核心。

很好的观察。时间域逐比特仿真（Time-domain bit-by-bit simulation）虽然直观，但要直接验证BER = $10^{-12}$需要超过$10^{13}$比特，现实上不可行。

对通道脉冲响应采样，得到各UI处的光标值$c_k$。$c_0$是主光标，$c_{-1}, c_{-2}, \ldots$是前置光标，$c_1, c_2, \ldots$是后置光标。

$a_{n-k} \in \{-1, +1\}$是比特值。除去主光标$c_0 \cdot a_n$，剩余部分就是ISI。每个光标取$\pm c_k$两个值，等概率1/2。所有光标独立，所以ISI的概率分布是各光标的2点分布的卷积。

非常敏锐！实际上商用工具（Keysight ADS、Ansys HFSS Transient等）使用特性函数（概率分布的傅里叶变换）的快速算法。各光标特性函数$\Phi_k(\omega) = \cos(c_k \omega)$全部相乘，逆FFT变换回概率分布。计算量$O(N \cdot M \log M)$（$M$是离散化点数），比全列举$2^N$快得多。

高速串联链路主要用3级均衡：

$w_k$是抽头系数，$w_0 = 1$（主光标）对应$w_{-1}$（前置）和$w_1$（后置）设为负值来抵消ISI。PCIe Gen5标准为3抽头（$w_{-1}, w_0, w_1$）。约束是$|w_{-1}| + |w_0| + |w_1| = 1$（电压归一化）。

$\omega_z$是零点频率，$\omega_p$是极点频率。$\omega_z < \omega_p$时，$\omega_z$以上频率段增益提升。直流增益为1（0 dB），奈奎斯特频率增益为$\omega_p/\omega_z$倍。根据实测通道损耗调整峰值量。

$d_k$是DFE抽头系数，$\hat{a}_{n-k}$是过去的判决值。DFE的优点是不放大噪声（CTLE会放大高频噪声）。缺点是判决错误传播。PCIe Gen5标准用1抽头DFE。

完全正确。实际通道仿真要扫描FFE抽头、CTLE峰值、DFE系数，找眼图最大的组合。这就是"均衡器优化"。Keysight ADS的Channel Simulation和Ansys Circuit（前Nexxim）都有自动优化功能。

主要3个方面：

实务标准流程如下：

Step 2. TX/RX模型设置

Step 3. 仿真执行

Step 4. 合否判定

设计阶段用求解器（HFSS、CST、SIwave）仿真，试作后用VNA验证。仿真和实测差≤3 dB就认为模型有效。差异>3 dB时，要检查基板的$D_k$/$D_f$值和铜箔粗糙度模型。

规范一致性验证必须用最坏情况的Slow-Slow（SS）角。SS角是高温·低电压·慢工艺的组合，驱动器输出幅度最小。

所以Gen6改用PAM4。PAM4每符号传2比特，鲍率与Gen5相同（32 GBaud），但眼图变成3层（3个眼睛），每个眼开口约Gen5的1/3。因此引入FEC（前向纠错）成为必需。

几个典型陷阱：

完全同意。"眼图关闭，要重新设计基板"的判断，后来发现其实是S参数品质不好——这样的故事不少。一定要用Keysight ADS的S-parameter Quality Check或Broadcom SNP Validator事先检查品质。这是黄金法则。

PAM4（四电平脉冲幅度调制）使用4个电压电平（正规化-3、-1、+1、+3）。1个符号传2比特，鲍率是NRZ的一半而同样比特率。

PAM4品质指标用TDECQ（Transmitter and Dispersion Eye Closure Quaternary）。这是假设理想均衡器时，中层眼BER对应的等效眼闭合惩罚。800GbE（IEEE 802.3ck）要求TDECQ ≤ 3.4 dB。

PAM4中，FEC前BER为$10^{-4}$ ～ $10^{-6}$，FEC后可达$10^{-15}$。Reed-Solomon FEC是标准做法。PCIe Gen6、以太网400G/800G都以FEC为前提的系统设计。眼图分析也改为评估FEC前BER（pre-FEC BER）。

有的。传统的网格搜索（全组合穷举）中，FFE 3抽头×CTLE 16设置×DFE 4抽头就需要数千～数万次仿真。最近研究的方向：

112 Gbps以上，传统的线性S参数模型不再充分。主要课题：

完全同意。所以最近开始流行"SI-PI-EMI Co-Simulation"。用Ansys SIwave或Cadence Sigrity PowerSI计算电源阻抗曲线，反馈给Channel Simulation。112 Gbps以上，单独的SI分析"眼图打开就OK"的判定已经不适用了。

正确。再配合$S_{dd11}$（反射损耗）一起看。某个频率$S_{dd11}$ > -10 dB（反射大）的地方就是阻抗不匹配点。转成TDR（时间域反射测量）能找到物理位置。

就是这样。三大条件中任何一个失败的S参数，通道仿真结果不可信。工具警告一定要重视，不要忽视。S参数品质检查是眼图分析成功的第一步。