PCB设计中SI（信号完整性）考虑具体是指什么？

层叠设计进行阻抗控制，优化配线拓扑（禁用T分岔，推荐菊花链），最小化Via数量。进一步设定串扰对策间隔规则（PCIe Gen5中3W以上），用2D/3D电磁场仿真进行事先验证。

层叠设计对SI有什么影响？

信号层与参考平面层的间隔决定特性阻抗。微带线情况下 Z0 = (87/√(εr+1.41))·ln(5.98h/(0.8w+t)) 近似，通过介质厚h、线宽w、铜箔厚t控制。

为什么需要等长配线（长度匹配）？

差动对或总线各位间的时序偏斜超过允许值，接收端将无法正确采样数据。DDR5中同一字节通道内±1ps以内的要求，换算为配线长度差为±0.15mm以内的精度要求。

返回路径不连续为什么对SI有害？

高频信号返回电流在直下的接地平面上沿信号配线平行流动。参考面上的切割或Via间隙会导致返回电流迂回，环形电感增加，引起阻抗不连续和EMI辐射。

SI对应PCB设计——层叠、阻抗控制、配线拓扑的电磁场仿真

分类：电磁场分析 > 信号品质 | 综合版 2026-04-11

SI-aware PCB design simulation showing stackup cross-section with impedance-controlled differential pairs and return path current distribution

SI对应PCB设计：层叠断面的阻抗控制与差动对配线的电磁场分布

SI对应PCB设计的理论基础

概要——SI保护什么

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老师，基板设计中"考虑SI"具体指的是什么？只是做好布局就不行吗？

🎓

简单来说，首先通过层叠设计来控制阻抗。其次优化配线的拓扑——禁用T形分岔，推荐菊花链方式。再次最小化Via数量来减少不连续点。最后针对串扰设置间隔规则，PCIe Gen5级别要求间隔3W（线宽的3倍）以上。PCB配线的所有这些方面都要通过2D/3D电磁场仿真进行事先验证。

🧑🎓

这么多都要做…完全手算是不可能吧？

🎓

当然。这正是为什么要用2D/3D电磁场仿真进行事先验证。比如汽车ECU基板上，CAN-FD、以太网、摄像头FPD-Link混合使用，这样的串扰影响手算是完全看不出来的。试制一次就要花几百万日元，没有仿真是不可能的。

🧑🎓

那SI从什么频率开始成为问题呢？

🎓

一个经验法则是"配线长度超过信号波长的1/10时就要作为传输线处理"。从上升时间 $t_r$ 推算所需带宽：

$$ \text{BW}_{3\text{dB}} \approx \frac{0.35}{t_r} $$

比如PCIe Gen5的上升时间约15ps，所以带宽约23GHz。FR-4基板上的波长约8mm，配线长0.8mm以上就不能忽视传输线效应。现代高速数字设计中，几乎所有信号都属于SI对象。

支配方程——传输线理论与麦克斯韦方程

🧑🎓

SI分析的基本方程是什么？

🎓

PCB配线的SI分析有两个层次。首先是传输线理论（电报方程）：

$$ \frac{\partial V}{\partial z} = -(R + j\omega L)\,I, \quad \frac{\partial I}{\partial z} = -(G + j\omega C)\,V $$

其中 $R$、$L$、$G$、$C$ 是单位长度的电阻、电感、电导、电容（RLGC矩阵）。准确求出这些值的工作是2D断面场分析器的任务。

🧑🎓

那RLGC参数决定了阻抗和损耗吧？

🎓

完全正确。特性阻抗是：

$$ Z_0 = \sqrt{\frac{R + j\omega L}{G + j\omega C}} $$

无损失情况下简化为 $Z_0 = \sqrt{L/C}$。信号传播延迟是：

$$ t_{pd} = \frac{l\sqrt{\varepsilon_{\text{eff}}}}{c} $$

其中 $l$ 是配线长，$\varepsilon_{\text{eff}}$ 是有效相对介电常数，$c$ 是光速。FR-4的 $\varepsilon_r \approx 4.0$，所以微带线的 $\varepsilon_{\text{eff}}$ 约3.0～3.3，带状线约4.0。

🧑🎓

另一个层次——麦克斯韦方程什么时候需要用？

🎓

Via、连接器、封装这样的3D结构用电报方程是无法描述的。这时就需要求解完整的麦克斯韦方程：

$$ \nabla \times \mathbf{E} = -\mu \frac{\partial \mathbf{H}}{\partial t}, \quad \nabla \times \mathbf{H} = \varepsilon \frac{\partial \mathbf{E}}{\partial t} + \sigma \mathbf{E} $$

实务上，配线部分用RLGC模型，Via和连接器部分用3D全波分析得到的S参数，这样混合模型是常规做法。

层叠设计与阻抗控制

🧑🎓

层叠设计就是决定堆多少层吧？

🎓

完全不同。层叠设计是同时决定SI、PI（电源完整性）、EMC三个要素的最重要决策。具体是：

信号层与参考面间隔决定特性阻抗
电源/GND平面对间隔决定电源阻抗
层堆叠对称性控制基板翘曲

比如8层基板的典型SI重视层叠是：

层	种类	用途
L1	信号	高速信号（微带线）
L2	GND	L1的参考面
L3	信号	高速信号（带状线）
L4	电源	L3/L5的参考面+电源供应
L5	GND	L6的参考面+PI退耦
L6	信号	低速信号
L7	GND	L8的参考面
L8	信号	高速信号（微带线）

🧑🎓

原来信号层总是紧邻GND或电源啊。介质厚度怎么决定？

🎓

从目标阻抗反向推算。比如50Ω微带线，线宽想做5mil，FR-4（$\varepsilon_r=4.0$）用场分析器算出的介质厚约3.5mil（约90μm）。但基板厂的标准预浸料厚度有限，实务上是从可用材料反推线宽。

这里很重要——层叠的公差直接影响阻抗。介质厚度偏差±10%会导致阻抗约±5%的变动。必须与基板厂反复确认规格。

返回路径的连续性

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"返回路径"就是电流回到GND的路，不是吗？

🎓

这就是SI设计最反直觉的地方。高频信号的返回电流不是流向最近的GND Pin，而是在信号配线正下方的接地平面上沿着信号平行流动。这是因为电流选择电感最小的路径。

🧑🎓

那GND平面上有切割或Via间隙会怎样？

🎓

就是问题所在。参考面上的切割或Via间隙会导致返回电流迂回，环形面积增大：

环形电感增大 → 阻抗不连续 → 反射产生
环形作为天线辐射 → EMI辐射源
邻近信号的磁场耦合增大 → 串扰恶化

实务中常见是电源平面分割的问题。信号穿过分割必须绝对避免，迫不得已时要在分割附近打过孔修复返回路径。

Coffee Break 闲聊

返回路径的"影子"——高频电流的意外行为

高频信号的返回电流像"影子"一样"追踪"GND平面的实验很有趣。在微带线正下方的GND平面上切割狭缝，用TDR（时域反射计）测量，狭缝位置的特性阻抗会跳变。用近场探针在狭缝周边测，会检测到强烈的电磁辐射。这就是"返回路径不连续=EMI辐射源"的直接证明。PCIe Gen5以上的设计中，检查GND平面连续性的DRC规则成为标准装备。

SI对应PCB设计的数值计算方法

2D断面场分析器

🧑🎓

SI分析首先从什么开始？直接上3D吗？

🎓

首先从2D断面场分析器开始。输入配线断面形状（含梯形截面）和介质堆叠，求解2D版本的拉普拉斯或麦克斯韦方程：

$$ \nabla \cdot (\varepsilon \nabla \phi) = -\rho $$

这样能高精度地提取RLGC参数。实际生产中铜蚀刻形成梯形断面（上边窄），所以与理想矩形的近似公式差别很大。2D分析器能准确建模梯形效应。

🧑🎓

2D分析器得到的RLGC参数怎么用？

🎓

代入电报方程，生成SPICE模型（W元件、RLGC矩阵）。再结合IBIS-AMI模型的收发均衡器，进行电路级的信道仿真。这是长度数十cm以上配线的标准方法。

分析器	方法	特点
Ansys 2D Extractor	有限元	频率相关RLGC、梯形截面对应
Polar Si9000	边界元/有限元	基板厂标准、公差分析内置
Cadence Sigrity PowerSI 2D	矩量法	Allegro集成、差分对自动提取
Altium PDN Analyzer内置	有限元	设计环境内实时确认

3D全波电磁场分析

🧑🎓

2D分析器不够的情况是什么？

🎓

Via、连接器、BGA封装、差分对弯曲部分这样的3D结构无法用电报方程描述。就要用3D全波分析器。主要方法有：

有限元法（FEM）：Ansys HFSS代表。任意形状精确建模。自适应网格细化保证精度。
时间领域差分法（FDTD）：CST MWS、Cadence Clarity 3D。宽带特性一次计算取得。
矩量法（MoM）：Cadence Sigrity、Keysight ADS。平面结构（多层PCB）优化。

实务上，单个Via的S参数用3D算要花数分钟到数小时。全配线3D求解不现实，所以"3D部件提取S参数→配线部分用2D模型→级联连接"的混合方法是标准做法。

S参数与信道仿真

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S参数到底表示什么？

🎓

N口网络的入射波和反射波、透射波的关系，频率的函数。两口（一入一出）的情况：

$S_{11}$（反射损耗）：输入端反射率。-20dB以下为目标。
$S_{21}$（插入损耗）：输出端传输率。信道总损耗的表现。
$S_{12}$（反向传输）：被动PCB配线中$S_{21}$相等。
$S_{22}$（输出端反射损耗）：输出端阻抗匹配度。

差分信号用四口，关注 $S_{dd11}$（差分反射）、$S_{dd21}$（差分插入损耗）、$S_{cd21}$（模式转换=EMI指标）。

🧑🎓

从S参数能算出眼图和BER吗？

🎓

能。信道全S参数（Tx→封装→配线→Via→连接器→Rx的全级联）配合IBIS-AMI模型的收发均衡器，可以推算统计眼图和BER。

PCIe Gen5/6或DDR5中，信道插入损耗预算由规格规定，比如PCIe Gen5是-28dB@16GHz上限。超过这个值均衡器无法补偿。

SI对应PCB设计的实务应用

配线拓扑优化

🧑🎓

配线拓扑是什么意思？配线走线的路线？

🎓

配线拓扑指的是"一条信号网连接多个接收端时怎么分支"的构成。这是SI设计影响最大的。

拓扑	结构	SI评价	用途
点对点	一对一连接	最好（无反射）	PCIe、USB、HDMI
菊花链	串联连接	良好（短桩段注意）	DDR4/5地址总线
T形分岔（桩段）	T形分叉	不好（桩段共振）	原则禁止
fly-by	fly-by连接	良好	DDR5时钟/命令
星形	中心放射	要注意（等长要求）	时钟分配

🧑🎓

T形分岔不好的理由是反射吧？

🎓

准确地说是桩段共振。T形分叉点到末端（=桩段长$l_s$）信号往返，在某个周波数出现共振，那里插入损耗急增：

$$ f_{\text{notch}} = \frac{c}{4 \, l_s \sqrt{\varepsilon_{\text{eff}}}} $$

比如桩段3mm，约14GHz出现缺口。PCIe Gen4基本频率8GHz，3次谐波恰好卡住。所以T形分岔原则禁止，改用菊花链或fly-by。

等长配线（长度匹配）

🧑🎓

等长配线就是全部同长吧？

🎓

概念上对，但实务分三个层次：

差分对内等长（对内）：P/N间时序偏差最小化。DDR5中±1ps以内=配线长度差±0.15mm以内。
字节通道内等长（字节内）：同一字节各DQ位间。DDR5中±2ps以内。
组间等长（组间）：不同字节通道或信道间。规格通常有数百ps余地。

用蛇形配线（serpentine）调长时要注意蛇形段间隔。太近会互相耦合，实际延迟与设计值偏离。间隔至少3H（H是介质厚）以上是最佳实践。

串扰对策与间隔规则

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串扰就是隔壁配线的噪声漏进来的东西吧。怎么减少？

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串扰有两种：

近端串扰（NEXT）：发送端测得。电容性耦合和感应耦合叠加。微带线主导。
远端串扰（FEXT）：接收端测得。电容和感应相消。带状线中理论上为零（均匀介质）。

对策的基本是"3W规则"。配线间中心距离做成线宽W的3倍以上，串扰理论上降低约70%。PCIe Gen5级要求3W以上。

🧑🎓

3W规则守不住的密集基板怎么办？

🎓

就用电磁场仿真。实际布局的截面代入2D场分析器，定量评估相邻配线间的串扰耦合系数。对策包括：

保护迹线（GND连接的虚线）放在被害信号两侧
带状线化（移到内层）让FEXT趋于零
异层配线：强攻击信号分到别层
配线间隔的DRC：信号类别分别设定清除距离规则到EDA

现场常见"DDR地址总线串扰到邻近PCIe通道，偶尔BER Floorl上升"这样的问题。不用仿真绝对找不出来。

Via优化与背钻

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Via不就是孔吗？这么影响SI？

🎓

Via是SI设计的最大敌人。问题三点：

阻抗不连续：Via的寄生电感和电容导致阻抗变动
桩段共振：通孔Via的未使用部分（桩段）在特定频率共振生成缺口
模式转换：差分对Via间隔与配线不同会产生共模模式转换，EMI根源

🧑🎓

桩段共振，刚才T分岔讲过的一样的原理吧？

🎓

完全一样。比如8层基板，L1→L3层间遷移用通孔Via，则L3以后的Via部分（L4～L8）成为桩段。桩段长1.0mm时：

$$ f_{\text{notch}} = \frac{c}{4 \times 1.0\text{mm} \times \sqrt{4.0}} \approx 37.5 \text{ GHz} $$

PCIe Gen5（16GHz）没问题，但56Gbps PAM4设计中奈奎斯特频率14GHz，3次谐波42GHz危险区域。对策是：

背钻加工：机械除去桩段。精度±0.1mm以内。
盲孔/埋孔：只在必要层间打孔，原本不产生桩段。成本高。
Via优化：用有限元对焊盘尺寸、防焊盘径、Via径做参数化分析。

Coffee Break 闲聊

背钻的"工艺技术"

背钻是基板厂的高难度工程。比如1.6mm厚8层板，L1→L3 Via的桩段要从L3的Via抵达点下方0.2mm处停止钻。太浅会有桩段残留，太深会破坏Via连接本体。近年来用X光CT对基板内部非破坏检查，钻深精度控制在±50μm以内的厂商在增加。Via桩段长和钻孔深度的公差对SI的影响，用有限元参数化分析评估，来检证在公差范围内最恶劣工况下是否满足SI规格。

SI分析的实务流程

🧑🎓

设计全体的流程中，SI分析在什么时机进行？

🎓

SI分析分设计的3阶段进行：

1. 布局前分析（层叠决定阶段）

层叠候选每一个用2D场分析器评估阻抗和损耗
编制信道损耗预算分配（Tx→配线→Via→连接器→Rx）
决定配线长、Via数上限

2. 布局中验证（DRC base）

配线间隔、等长匹配、拓扑的规则检查
参考面连续性检查
Via桩段长检查

3. 布局后分析（最终验证）

从实际布局提取RLGC+3D Via/连接器的S参数
信道仿真（IBIS-AMI+S参数级联）
眼图、BER评估→规格适合判定

🧑🎓

各阶段用的工具也不一样吧。布局前发现问题就能修改，成本低。

🎓

正确。布局前损耗超预算判明的话，可以换低损耗基板材料（FR-4→Megtron6等）或重新设计层叠。布局后才发现的话，布局要重做，延迟数周。所以"向左转移（设计初期SI验证）"是业界趋势。

SI对应PCB设计的SI对应PCB设计软件与求解器比较

SI分析工具列表

🧑🎓

SI分析的工具种类很多吧。怎么分类使用？

🎓

大分"EDA统合型"和"独立型"两类。各自优点要理解才能灵活应对。

工具名	开发商	种别	优势
Ansys HFSS	Ansys公司	3D FEM	最高精度、Via/连接器精密分析
Cadence Clarity 3D	Cadence	3D FEM/FDTD	Allegro集合、批量分析最优
Cadence Sigrity	Cadence	2D/3D矩量法	SI/PI统合分析、大规模PCB对应
Keysight ADS	Keysight	回路+EM	信道仿真、IBIS-AMI
CST Studio Suite	达索系统	3D FDTD/FEM	系统组装、封装集合
Altium Designer	Altium	统合型	设计中实时DRC、低成本
Polar Si9000	Polar仪器	2D专用	基板厂标准、IPC准拠
Simbeor	Simberian	2D/3D	表面粗度建模、损耗分析特化

功能比较矩阵

🧑🎓

预算有限的时候，最初应该装什么？

🎓

机能	HFSS	Clarity 3D	Sigrity	Simbeor
2D断面分析	○	○	○	○
3D全波分析	◎	○	△	△
S参数提取	◎	◎	○	○
信道仿真	△	○	◎	◎
IBIS-AMI对应	△	○	◎	◎
EDA统合	△	◎（Allegro）	◎（Allegro）	×
表面粗度模型	○	○	○	◎
批量分析	○	◎	○	△
价格带	高	高	中～高	中

◎=业界顶级，○=实用充分，△=限定对应，×=非对应

选择指引

🧑🎓

结局上，一步能用什么最好？

🎓

用的EDA工具的统合度最重要。

Cadence Allegro用户 → Sigrity+Clarity 3D。布局的分析强力。
Via/连接器精密3D分析 → Ansys HFSS。精度妥协时。
小规模低成本重视 → Simbeor+Polar Si9000。信道仿真特化效率良。
基板厂的仕様合 → Polar Si9000業界標准。厂商的共通言语。

SI对应PCB设计的先进研究

112G PAM4与下一代互连

🧑🎓

PCIe和以太网速度一直在上升，SI设计也要跟着变吗？

🎓

大幅变化。112G PAM4（PCIe Gen6、800GbE）用的是四值振幅调变替代NRZ二值。眼睛开口変成1/3，同样BER要求信道线性度严苛得多。

插入损耗：奈奎斯特频率28GHz@-35dB上限。FR-4不可能，超低损耗材（Megtron7、Tachyon等）必须。
表面粗度：VLP（极低轮廓）铜箔（Rz<1.5μm）不然28GHz损耗超规。
Via数制限：一信道Via遷移最多2次。以上损耗預算吃穿。
Retimer（信号再生）：24英寸以上信道长需要Retimer IC进行信号重生。

机器学习支持的SI优化

🧑🎓

最近听说AI也用在SI设计上，真的吗？

🎓

快速实用化进行中。主要应用三个方面：

代理模型：3D FEM代替神经网络近似。Via参数化分析（焊盘径、防焊盘径、钻孔径最优化）数秒内完成。学习数据由3D FEM生成。
自动配线优化：强化学习同时优化等长、串扰、Via数的配线路线提案。
异常检出：量产基板S参数测定数据工艺异常（蚀刻不良、层间错位）自动检出。

注意，ML模型学習数据范围外（外挿）精度急落、物理仿真完全替代无理。"ML 候补绞、最終検证全波分析"现实的流程。

小芯片与SI问题

🧑🎓

小芯片普及会対PCB SI设计有影响吗？

🎓

巨大影响。小芯片间連接（UCIe、BoW等）信号速度极高（UCIe32Gbps/lane），且加入互连器或Bridge芯片这样新伝送介质。

硅互连器：介质SiO$_2$（$\varepsilon_r \approx 3.9$）损耗极小，配线宽/间隔μm級微细。従来PCB工具不対応。
封装-PCB連携设计：小芯片→互連器→封装基板→主PCB全经路的SI分析必须。各段S参数級联。
Co-design需要：封装设计者PCB设计者同仿真环境协働「Co-design」流程必须。Ansys RedHawk-SC Electrothermal、Cadence Integrity 3D-IC的领域。

SI对应PCB设计的故障排查

常见SI问题与对策

🧑🎓

实际开发中「SI原因」的问题都有什么？

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现象	推定原因	诊断方法	对策
特定频率BER急升	Via桩段共振	VNA中S21有缺口确认	背钻或盲孔化
温度上升时链路断开	介质损耗温度相关性	高温S参数再測定	低损耗材变更、均衡器余裕确保
隣接通道同時动作错误	串扰	攻撃者扫频BER変动測定	配线间隔拡大、保护迹线追加
实測阻抗与设计值不一致	蚀刻系数/銅箔粗度未考虑	截面写真実配线宽台形角計測	2D分析器實截面入力、厂商协议
共模噪音对EMI不合格	差分对不对称	Scd21測定	P/N等长精度向上、Via对称确保
眼睛閉鎖（損失過大）	基板材料損失	S21周波数斜率確認	超低損失材變更、Retimer追加

调试的系统性步骤

🧑🎓

SI问题発生时，怎样顺序切分？

🎓

SI问题的调试是"測定→模型相关→原因特定→对策"顺序：

TDR測定阻抗确認：不連続点的位置大特定。Via位置、连接器、变更箇所照合。
VNA S参数取得：S11反射点確認、S21損失特性（周波数相関斜率）確認。予想外的无。
仿真測定相関（Correlation）：同结构的S参数仿真測定比较。一致正模型取得的証拠。不一致材料参数（$\varepsilon_r$、$\tan\delta$、銅箔粗）調整。
感度分析原因特定：模型相関、各参数変動影响度評価。「何最効」定量把握。
对策案仿真验证：物理修正前仿真効果確認。試制回数最小化。

🧑🎓

仿真測定的相关取时、何原因多？

🎓

相関取原因3：

材料参数的不正確性（特$\tan\delta$銅箔粗）：厂家目录値実測値的乖離非常多
測定的脱埋込不足：（、SMA等）的影響除去
簡略化的影響：（）的誘電率無視、Via 的形状過度簡略化等

経験上、測定仿真±1dB一致「良好相関」判定問題無。±3dB以上模型的根本的見直必要。