電子機器産業のCAE

SPICEは回路レベルの電気的なシミュレーションだけど、エレクトロニクスのCAEはもっと物理寄りだ。大きく分けると4つの領域がある：チップの熱設計、基板のSI/PI（信号品質/電源品質）、筐体のEMC、はんだ接合の疲労寿命予測だ。

現場で一番「やらないと製品が出せない」のは熱設計だな。最近のスマホのAP（Application Processor、いわゆるSoC）は消費電力5Wをわずか8mm角のダイから放熱する。面熱流束に換算すると 78 kW/m² にもなる。これは太陽光の約60倍だ。放熱設計にFEM-CFD連成が必須なのはこの数字を見れば納得するだろう。

ホットプレートが数kW/m²くらいだから、その10倍以上の熱がチップから出ているわけだ。しかもチップ内部でも発熱は均一じゃない——CPUコアのホットスポットは平均の3〜5倍の局所的な熱流束になる。だから単純な1次元の熱抵抗計算では足りなくて、3DのFEM熱解析が必要になる。

チップ〜パッケージレベルでは Ansys Icepak や FloTHERM が業界標準だ。ICパッケージの詳細モデル（ダイ、ダイアタッチ、リードフレーム、モールド樹脂）を作って、自然対流や強制冷却の条件で温度分布を求める。JEDEC規格（JESD51シリーズ）で定義されるΘ_JA（ジャンクション-外気間熱抵抗）やΨ_JB（ジャンクション-ボード間熱特性パラメータ）をシミュレーションで算出する。

SIはSignal Integrity（信号品質）、PIはPower Integrity（電源品質）だ。高速デジタル信号（DDR5で4.8Gbps以上、PCIe Gen5で32GT/s）を基板上で伝送するとき、配線のインピーダンス不整合で反射が起きたり、隣接配線にクロストークが生じたりする。これらを電磁界シミュレーションで事前に評価するのがSI解析だ。

その通り。高速ICが同時にスイッチングすると電源電圧が一瞬落ちる（SSN: Simultaneous Switching Noise）。電源プレーンのインピーダンスをターゲットインピーダンス以下に抑えるために、デカップリングコンデンサの配置をシミュレーションで最適化する。HFSSやCST Studio Suiteが使われる。

基本はCoffin-Manson則だ。温度サイクル（例えば-40℃〜125℃）でチップと基板のCTE（線膨張係数）の差からはんだボールにせん断ひずみが蓄積する。このひずみ範囲 $\Delta\gamma$ から疲労寿命 $N_f$ を予測する。

全部モデリングするのが理想だけど、計算コストが大きいから、実務では「最外周のはんだボール」に注目したサブモデリング手法がよく使われる。CTE差による変形は基板の中心からの距離に比例するから（DNP: Distance from Neutral Point）、最外周が最も厳しい。Ansys Mechanicalでクリープ構成則（Garofalo式など）を使って温度サイクル解析を回すのが一般的だ。

28GHz帯のミリ波だと波長が約10mmで、これはスマホの基板サイズ（数十mm）やICパッケージ（10〜20mm角）と同じオーダーだ。つまり基板やパッケージそのものがアンテナとして振る舞ったり、電波の遮蔽・反射が起きたりする。従来の低周波帯（Sub-6GHz）ではルールベースの設計で済んだことが、ミリ波では3Dフルウェーブ電磁界解析が必須になった。

完全に置き換えるのはまだ難しいが、設計初期のリスク判定には有効だ。筐体のスリットやコネクタ開口部からの電磁波漏洩をCST Studio Suiteで計算して、CISPR 32/EN 55032の放射エミッション限度値と比較する。試作前に問題箇所を特定できれば、EMC試験のやり直しコスト（1回100万円以上）を大幅に削減できる。

SiC/GaNデバイスの普及で解析の難しさが一段上がった。従来のSi-IGBTはスイッチング時間がμsオーダーだったけど、SiC-MOSFETは数十nsまで速くなる。この超高速スイッチングで発生するdV/dtは10〜50kV/μsにもなり、配線のインダクタンスで大きなサージ電圧やEMIノイズが生じる。SPICEでの回路解析と、基板や筐体の3D電磁界解析を連成させないと正確に予測できない。

まさにそこがポイントだ。チップが発熱すると基板が反って信号品質が悪化する、温度サイクルではんだが疲労する、高速スイッチングでEMIが出る——全部つながっている。だからエレクトロニクスの設計では「マルチフィジックス」のアプローチが不可欠で、熱・構造・電磁気を統合的に扱えるCAEエンジニアの需要がどんどん高まっているよ。