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「フェーズドアレイ」って、最近 5G とか自動運転レーダで聞くやつですよね。普通のパラボラと何が違うんですか？
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いいところに目を付けたね。パラボラは「お皿の向きを物理的に動かして」目標を追う方式。だから機械式ジンバルが必要で、追尾速度に限界がある。フェーズドアレイは小さな素子（パッチアンテナ）を碁盤目状に並べて、各素子に与える電波の位相を電子的にずらすだけでビームを向ける方向を変える。マイクロ秒単位で別の方向にビームを切り替えられるから、AEGIS のイージス艦みたいに何百もの目標を同時追尾できる、というのが最大の違いだよ。
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電子的に位相をずらすって、具体的にはどう計算するんですか？左の「ステアリング角 θ₀」を 30° にすると、Δφ が 90° になりますけど…
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まさにそれが Δφ = (2πd/λ)·sin θ₀ という関係式。素子間隔 d=λ/2、θ₀=30° なら、Δφ = 2π·0.5·sin30° = 2π·0.5·0.5 = π/2 rad = 90°。各素子に 0°, 90°, 180°, 270°, 360°… と等差で位相を与えると、θ₀=30° の方向で全素子からの波がぴったり同相になって強め合う、というのが原理。スライダーの θ₀ を動かすと右のビームパターンの極座標が傾くのが見えるよ。
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d を 1λ より大きくしたら「グレーティングローブ：発生」って真っ赤になりました。これって何ですか？
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フェーズドアレイ設計で一番怖いやつ、グレーティングローブだね。メインビームと同じ強さの「偽のビーム」が visible 領域（−90°〜+90°）に現れる現象で、レーダなら虚像（ゴースト目標）を作るし、5G では干渉源になる。回避条件は d/λ < 1/(1+|sin θ_max|)。だから素子間隔をだいたい λ/2 に保つのが鉄則。28 GHz の 5G mmWave なら λ≈10.7 mm、d≈5.4 mm という細かさになる。Qualcomm の QTM052 みたいな統合 RF モジュールがこのサイズを成立させているわけだ。
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テーパーを Uniform から Chebyshev に変えると、サイドローブが −13 dB から −30 dB にガクッと下がりますね。これって良いことしかなさそうですが？
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そう見えるけど、ちゃんとトレードオフがあるよ。テーパーは端の素子の振幅を中心より小さくして窓関数を掛けるイメージ。サイドローブは下がる代わりに、メインビームの半値幅（HPBW）が広がる＝ビームが太くなって角度分解能が落ちる。さらに利得も少し下がる。だから AEGIS SPY-1 みたいにクラッタ抑圧最優先のレーダは Taylor/Chebyshev、5G mmWave みたいにスループット最優先なら uniform 寄り、と用途で使い分ける。ちなみに Starlink のフラットパネルは PESA（passive）で各素子の位相だけ制御、Patriot や F-35 の AESA は素子ごとに T/R モジュールを持つ active 型で、コスト・性能・冷却がまったく違うんだ。
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「タイムディレイ」っていう値も出てますね。位相シフトと何か違うんですか？
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深いところに来たね。位相シフタは特定周波数（キャリア）で Δφ を与えるけど、信号が広帯域（OFDM 100 MHz 以上、SAR の数 GHz チャープ等）になると、帯域内の各周波数で λ が違うから、ビームの向く角度がわずかに周波数依存になる。これを「ビームスクワント」と呼んで、広帯域 5G や合成開口レーダでは問題になる。それを避けるには、位相シフタの代わりに True Time Delay（TTD：光ファイバ遅延線や CMOS の LC 遅延線）で各素子に物理的な時間遅延 Δt = d·sin θ₀/c を与える方式が使われる。本ツールでは Δt をピコ秒換算で表示してるから、d=λ/2・θ₀=30°・f=28 GHz で約 8.93 ps になることが確認できる。
フェーズドアレイで素子あたりの位相シフトはどう決めますか？
隣接素子間に与える位相差は Δφ = (2πd/λ)·sin(θ_0) で決まります。d は素子間隔、λ は波長、θ_0 はビームを向けたい角度（ステアリング角）です。例えば d=λ/2、θ_0=30° なら Δφ=π/2 rad（90°）。各素子に 0, Δφ, 2Δφ, … と等差で位相を与えると、その方向で各素子からの波が同相になり強め合うため、ビームが機械的に動かなくても θ_0 方向を向きます。本ツールはこの Δφ を deg で表示し、N=32・d=λ/2・θ_0=30° で 90°になることを検証できます。
グレーティングローブはいつ発生しますか？
グレーティングローブ（メインビームと同等の利得を持つ偽のビーム）は、素子間隔 d/λ がステアリング条件を満たさないと visible 領域に現れます。回避条件は d/λ < 1/(1+|sin θ_max|) です。broadside（θ=0）なら d<λ で良いですが、θ_max=±60° までステアリングしたい場合は d<λ/(1+sin60°)≈0.535λ が必要です。素子間隔を λ/2 にしておけば ±90° ステアリングでも安全（d/λ·(1+1)=1.0 ぎりぎり）。本ツールではグレーティングローブ判定を自動で行い、発生時は NG 判定を表示します。
テーパー（Taylor/Chebyshev/Hamming）でなぜサイドローブが下がりますか？
ユニフォーム励振（全素子同振幅）では、配列の端で振幅が急峻に切れるため、回折により最大サイドローブが −13.3 dB に決まります。テーパー（端の素子の振幅を中心より小さくする窓関数）を掛けると、振幅分布が滑らかになりサイドローブが下がります。Taylor で −25 dB、Chebyshev（等リップル）で −30 dB、Hamming で −42 dB が代表値です。引き換えに半値幅（HPBW）が広がる（同じ N でメインビームが太くなる）trade-off があります。低 SLL が必要なレーダ（クラッタ抑圧）には Taylor/Chebyshev、5G mmWave のスループット重視には uniform 寄り、と用途で選びます。
位相シフタと真のタイムディレイ（TTD）はどう違いますか？
位相シフタは特定周波数で Δφ を与える素子で、広帯域信号では各周波数成分が異なる角度にずれる「ビームスクワント（squint）」が発生します。Wideband な合成開口レーダ（SAR）や 5G の OFDM 100MHz 以上の帯域では問題になります。これを避けるため True Time Delay（TTD）= 素子に物理的な時間遅延（光ファイバ・LC 遅延線）を与える方式が使われます。本ツールでは Δt = d·sin(θ_0)/c [s] として等価時間遅延（ps）を表示しているので、d=λ/2・θ_0=30°・f=28 GHz なら Δt≈8.93 ps となります。
軍用・艦載レーダ（AESA）： 米海軍 AEGIS の SPY-1（4面の固定平面アレイ、各面 4096 素子）、Patriot PAC-3 ミサイル誘導レーダ、F-22／F-35 戦闘機の機首 AESA（APG-77／APG-81、約 1500 素子）など、機械式追尾では不可能な多目標同時追尾と高速ビーム切替が要求される用途で標準。1素子ごとに送受信機（T/R モジュール）を持つ active 型で、消費電力は kW 級、強制冷却が必須です。
5G mmWave 基地局・端末： 28 GHz（n257／n258／n261）・39 GHz（n260）帯のセル基地局・スマホでフェーズドアレイが量産投入されています。Qualcomm QTM052／QTM535、Samsung Galaxy S シリーズの mmWave モデル、AT&T／Verizon の 5G 基地局など。素子間隔 λ/2≈5 mm のパッチアレイを 8×8 や 16×16 で集積し、ハイブリッドビームフォーミング（HBF）で massive MIMO を実現しています。
衛星通信・自動運転レーダ： SpaceX Starlink のユーザー端末（フラットパネル、PESA 型の電子走査）、Continental ARS540 などの自動運転用 4D imaging radar（76〜81 GHz、約 1000 素子）、Anokiwave AWMF-0157 等の 28 GHz mmWave 開発モジュール。地上局を機械式追尾なしで LEO 衛星にロックオン続ける、あるいは車載で数十 m 先の人と車を 0.1° の角度分解能で分離する、といった応用で不可欠です。
気象観測・MRI・超音波： 気象ドップラーレーダ（NEXRAD MPAR 計画、フェーズドアレイ気象レーダ）、医療用フェーズドアレイ MRI コイル、超音波プローブのフェーズドアレイなど、電磁波以外でも「波の干渉でビームを電子的に集束・走査する」原理は共通。Verasonics の研究用超音波スキャナや GE/Philips のフェーズドアレイ心エコープローブが代表例で、本ツールの数式は周波数と λ を読み替えればそのまま使えます。
まず最大の落とし穴が、「素子間隔を必ず λ/2 にすべきだと思い込む」 こと。λ/2 はあくまで「±90°までステアリングしてもグレーティングローブが立たない」ための上限であり、絶対値ではありません。例えばステアリング範囲を ±30° に限ってよいなら d/λ < 1/(1+sin30°) = 2/3 ≈ 0.667 まで素子を疎に並べられ、同じ開口サイズで素子数を約 25% 削減＝コスト削減できます。逆に λ/2 を超えて疎にすると visible 領域にグレーティングローブが入り、レーダなら虚像、5G なら他セル干渉を引き起こします。「使うステアリング範囲」と「許容できる SLL」を先に決めてから d を選んでください。
次に、「素子数 N を増やせばどこまでも利得が上がる」 という誤解。理論的には D ≈ 10log₁₀(N) で N=1024 なら 30 dB ですが、実装では (1) 配電網（feed network）の損失が N に応じて増える、(2) T/R モジュール間のキャリブレーション誤差（振幅±0.5 dB、位相±5°）で実効利得が 1〜3 dB 下がる、(3) 素子間相互結合で端部素子のパターンが歪む、(4) 大規模アレイは放熱が困難で実用駆動電力が下がる、といった現実が効いてきます。簡易式の利得は「理想上限」と考え、実機では 2〜3 dB 下げ目で見積もるのが安全です。
最後に、「位相シフタさえ精密なら広帯域でも問題ない」 という思い込み。位相シフタは特定周波数で設計されており、帯域が広いと各周波数で λ が違うためビーム方向がずれる「ビームスクワント」が発生します。例えば中心 28 GHz・帯域 400 MHz（1.4%）でも、64 素子アレイでビームを 60° に向けると帯域端で約 0.4° のずれが生じ、狭ビーム（HPBW 約 1.4°）の 30% に相当する誤差になります。広帯域用途では True Time Delay 素子（光遅延線、CMOS LC 遅延線）を併用するか、サブアレイ単位で位相＋遅延を分担するハイブリッド構成が必須。本ツールの timeDelay（ps）表示はこの設計検討の一次資料として使えます。