キャパシタンス解析
キャパシタンスの理論基礎
概要
先生、静電容量ってFEMでどう計算するんですか？
静電容量は導体間の電荷と電圧の比だ。
FEMで電位のポアソン方程式を解き、導体表面の電荷をガウスの法則で積分して求める。
代表的な解析解
理論式と比較できる形状はありますか？
| 構造 | 容量 |
|---|---|
| 平行平板 | $C = \varepsilon A / d$ |
| 同軸円筒 | $C = 2\pi\varepsilon L / \ln(b/a)$ |
| 同心球殻 | $C = 4\pi\varepsilon ab / (b-a)$ |
| 孤立球導体 | $C = 4\pi\varepsilon_0 a$ |
これらでFEM結果の妥当性を確認してから実問題に進むのが鉄則だ。
容量行列
多導体系ではどう扱うんですか？
$n$ 個の導体間の容量関係は容量行列 $[C]$ で記述される。
対角成分 $C_{ii}$ は自己容量、非対角成分 $C_{ij}$ は相互容量で負の値を取る。PCBの配線間クロストーク評価にはこの容量行列が不可欠だ。Ansys Q3Dでは自動抽出が可能だよ。
ライデン瓶——人類初のコンデンサは1745年のオランダで生まれた
静電容量（キャパシタンス）の概念を体現した人類初のコンデンサが「ライデン瓶」です。ガラス瓶の内外を金属箔で覆い、内側に静電気を蓄えます。1746年にフランクリンがこれを使い、雷が電気であることを証明する凧実験を行いました。現代のキャパシタンス理論 $C = Q/V$ の本質——「電位差に対してどれだけの電荷を蓄えられるか」——は、この瓶の観察から着想されたのです。
キャパシタンスの数値計算手法
数値解法の詳細
容量行列をFEMでどう計算するんですか？
$n$ 個の導体がある場合、導体 $j$ に1Vを印加し他を0Vにしてポアソン方程式を解く。各導体表面の電荷 $Q_i$ がそのまま $C_{ij}$ になる。これを全導体について繰り返す。
$n$ 回も解析するのは大変ですね。
対称性 $C_{ij} = C_{ji}$ を利用すれば回数を減らせる。Ansys Q3Dではこの操作が完全に自動化されている。
エネルギー法
電荷積分以外の方法はありますか？
静電エネルギーから容量を求めるエネルギー法がある。
COMSOLの「Volume Integration」で計算可能だ。電荷法とエネルギー法の両方で算出し、差が1%以内なら信頼できる。差が大きければメッシュが粗い証拠だ。
フリンジ電界が大きい構造だとメッシュ不足になりやすいですよね。
その通り。配線幅とギャップが同程度の場合、フリンジ容量が全体の30〜50%を占めることもある。$C = \varepsilon A/d$ の平板近似だけでは不十分だ。
「平行平板コンデンサ」が教科書から消えない理由
キャパシタンス解析の基本として必ず登場する平行平板コンデンサの公式 $C = \varepsilon_0 \varepsilon_r A / d$。「こんな単純な形、現実にはない」と思いきや、半導体のゲート酸化膜、PCB基板の電源プレーン、フレキシブル基板の積層間——いずれも本質的に平行平板です。実際の設計では端効果（フリンジング効果）が10〜30%の誤差を生じるため、CAEソルバーによる補正が必須。教科書の公式はスタート地点にすぎません。
キャパシタンスの実務適用
実践ガイド
静電容量解析の実務での使い方を教えてください。
代表的な適用例を挙げよう。
PCB配線の寄生容量
- Ansys Q3DでECADデータ（ODB++/Gerber）をインポート
- 信号線間の相互容量を抽出しSPICEモデルとして出力
- SI解析の等価回路に反映
静電容量型センサ
- COMSOLでセンサ電極間の容量変化を計算
- 被測定物の位置・厚さに対する容量の感度解析
メッシュ設計
容量解析特有のメッシュの注意点はありますか？
| 部位 | メッシュ要件 | 理由 |
|---|---|---|
| 導体間ギャップ | ギャップ幅の1/5以下 | 容量精度に直結 |
| 導体エッジ | 微小要素を配置 | フリンジ容量の捕捉 |
| 誘電体界面 | メッシュ整合 | 電束密度の連続性 |
| 遠方領域 | 粗いメッシュ可 | 容量への寄与小 |
フリンジ容量って結構大きいんですね。
配線のアスペクト比が1に近い場合、フリンジ容量が全体の半分を占める。無限平板近似は危険だ。必ず3D FEMかBEMで正確に計算すること。
タッチパネルのキャパシタンス——指一本で変わる0.1pFを検出する技術
スマートフォンの投影型静電容量式タッチパネルは、格子状の電極間の静電容量変化（約0.1〜1pF）を検出して指の位置を割り出します。これほど微小な変化を毎秒120回以上スキャンするため、電極パターンの設計にはキャパシタンス解析が欠かせません。電極間のギャップ・幅・誘電体層の厚みを最適化しないと「指が太くないと反応しない」「端っこだけ感度が悪い」というQA問題が現場で頻発します。
キャパシタンスのソフトウェア比較
商用ツール比較
容量解析に使えるツールを比較してください。
用途別に整理しよう。
| ツール | 手法 | 得意分野 |
|---|---|---|
| Ansys Q3D | BEM/FEM | PCB/パッケージの寄生容量抽出 |
| Ansys Maxwell | FEM | 汎用3D静電場、大型機器 |
| COMSOL AC/DC | FEM | カスタム物理、センサ設計 |
| Ansys SIwave | 2.5D FEM | PCB基板全体の高速解析 |
| FastCap | BEM | オープンソース、研究用 |
Q3Dの具体的なワークフローは？
1. 3Dモデルをインポート
2. 信号端子とグラウンドを定義
3. 自動メッシュ生成・適応細分化
4. R, L, C, G行列を周波数ごとに抽出
5. SPICEネットリストとして出力
パワーモジュールのバスバー設計では寄生インダクタンスも同時に抽出でき、スイッチングサージ予測に直結する。
COMSOLとの使い分けは？
COMSOLはセンサなど構造-静電連成が必要な場合に強い。Q3Dは多導体系の自動容量抽出に特化しており、ICパッケージやPCBでは圧倒的に効率が良い。
EDAとCAEのキャパシタンス解析——なぜ「二重管理」が起きるのか
半導体・基板設計の現場では、EDA（電子設計自動化）ツールの寄生容量抽出とCAEツールの電磁界解析という二つの流れが並行して走ることがよくあります。EDAは配線ルール主体で高速・自動、CAEは3D形状を精密に解くが時間がかかる。精度が必要なクリティカルな配線だけCAEで検証し、残りはEDAに任せるという「ハイブリッド運用」が実務では一般的です。ツール選定の議論の前に、まずワークフロー設計から始めるのが得策です。
キャパシタンスの先端研究
先端トピック
静電容量解析の最新研究を教えてください。
いくつかの重要テーマがある。
微細化半導体の寄生容量
3nm/2nmプロセスではゲート間やメタル配線間の寄生容量が素子性能を支配する。FinFETやGAA構造では3Dの電界分布が複雑で、Synopsys RaphaelやCalibre xACTで大規模3D容量抽出が行われている。
可変容量MEMS
MEMSの静電容量スイッチの解析は？
電極間の容量が機械変位で変化する非線形連成問題だ。プルイン電圧は
COMSOLの電気-構造連成で静電力→変形→容量更新を反復して予測する。
量子容量
グラフェンなど2D材料ではキャリア状態密度が有限なため量子容量が発生する。
幾何学的容量と直列に加わり全容量を制限する。TCADやab initio計算との連成で研究が進んでいる。
次世代半導体チップの静電容量——フェムトファラッドの世界
最新の3nmプロセスのトランジスタでは、ゲート静電容量がフェムトファラッド（fF、10⁻¹⁵ F）のオーダーです。これほど小さな容量でも、数十億個のトランジスタが集積されると、チップ全体の寄生容量がパフォーマンスを大きく左右します。設計ツールが自動でキャパシタンス解析を走らせ、配線間の容量結合（クロストーク）を事前に把握するのは今や当然の工程。「作ってみたら遅かった」では許されない時代です。
キャパシタンスのトラブル対応
トラブルシューティング
容量解析のよくあるトラブルを教えてください。
代表的な問題を整理しよう。
1. FEM容量値が理論値と合わない
平行平板で $\varepsilon A/d$ と10%ずれます。
原因: フリンジ電界。理論式は無限平板の近似。Palmer補正式 $C = \varepsilon_0 \frac{A}{d}[1 + \frac{d}{\pi w}(1 + \ln\frac{2\pi w}{d})]$ で比較すること。
2. Q3Dと実測が合わない
寄生容量が20%もずれます。
原因: モデルに含まれていない周辺構造（筐体、基板）の影響。PCB基板のDk値は周波数依存。LCRメータの測定周波数での分布定数効果。
対策: 周辺構造を含めた広域モデルで再計算し、誘電率の±10%ばらつきで感度解析を行う。
3. 容量行列の対角要素が負
容量行列がおかしいです。
Maxwell形式とKirchhoff形式の違いだ。Maxwell形式では非対角成分が負になるのが正常。Q3Dの出力形式を確認すること。
4. 適応メッシュが収束しない
Maxwellの適応パスが何十回も回ります。
対策: エネルギー誤差を1%から2%に緩和。初期メッシュを導体間ギャップに手動集中。微小フィレットを簡略化。
キャパシタンス解析で「値がおかしい」——まず疑うべき3箇所
キャパシタンス解析の結果が設計値と大きく外れるとき、原因の大半は①メッシュが粗すぎて電極端部の電場集中を捉えられていない、②誘電体の比誘電率をDC値で入力したが実際には周波数依存性がある、③フリンジング（端効果）を考慮していない、のどれかです。特に①は「メッシュを2倍に細かくしたら値が10%変わった」という経験をすると身に染みます。収束確認は最低でも2段階のメッシュリファインで行いましょう。
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