半導体 CMP 化学機械研磨シミュレーター

Q: Preston 定数 K_p はどうやって決めますか？

実験的に決めます。基板を一定の圧力 P・速度 v で一定時間研磨し、研磨前後の膜厚差を WDXRF や干渉計で測って RR を求め、K_p = RR / (P·v) を計算します。装置メーカーが提供するスラリー仕様書には代表値が記載されていますが、実機・実パッド・実スラリーの組み合わせでチューニングするのが普通です。本ツールでは 1e-15 から 1e-12 m²/N まで調整でき、SiO₂/silica の標準値 1×10⁻¹³ をデフォルトにしています。

半導体ウェーハの表面を nm 級で平坦化する CMP（Chemical Mechanical Planarization）プロセスを Preston 式 RR = K_p·P·v で設計するツールです。パッド圧力・相対速度・スラリーと被研磨材料の組み合わせを変えると、除去率・総研磨量・WIWNU・スループット・コストがリアルタイムで分かります。

パラメータ設定

パッド圧力 P

kPa

ウェーハをパッドに押し付ける圧力。代表値 20〜50 kPa

相対速度 v

m/s

パッドとウェーハの相対速度。1.5 m/s 超で WIWNU 悪化

被研磨材料

半導体プロセスで CMP 対象となる主要膜

スラリー

研磨粒子（砥粒）の種類

Preston 定数 K_p

m²/N

材料・スラリー・パッドの組み合わせで決まる比例係数

処理時間 t

min

ウェーハ半径 R

150 mm = 300 mm 径、100 mm = 200 mm 径ウェーハ

計算結果

—

基本除去率 RR (nm/min)

—

材料補正後 RR (nm/min)

—

総研磨量 (nm)

—

WIWNU 不均一性 (%)

—

1時間スループット (wafers/hr)

—

ウェーハあたりコスト (USD)

—

CMP 装置断面アニメーション

研磨ヘッドがウェーハを下向きに押し付け、回転するパッド上をスラリー（青点）と共に滑る様子。表面の凹凸は時間と共に nm 級まで平坦化されます。

Preston 直線 — RR vs P×v

材料×スラリー除去率の比較

理論・主要公式

$$RR = K_p \cdot P \cdot v,\qquad t_{\text{process}} = \frac{\Delta h}{RR}$$

Preston 式（1927）。K_p：Preston 定数（m²/N、SiO₂/silica で ~1×10⁻¹³）、P：パッド圧力 [Pa]、v：相対速度 [m/s]。除去率 RR の SI 単位は m/s で、ツールでは nm/min に換算（×60×10⁹）。

$$RR_{\text{actual}} = k_{\text{mat,slurry}} \cdot RR,\qquad \Delta h = RR_{\text{actual}} \cdot t$$

材料×スラリー相性補正 k（例：SiO₂×セリア = 3.0、Cu×アルミナ = 1.0、Low-k×シリカ = 0.1）。Δh は処理時間 t [min] あたりの総研磨量 [nm]。

半導体 CMP 化学機械研磨 — Preston 式と除去率

🙋

CMP って「化学機械研磨」って訳されますけど、要するにウェーハを研磨剤でゴシゴシ削るんですか？それで本当に nm レベルの平坦が出るんですか？

🎓

半分正解で半分違う、というのが面白いところだ。CMP は Chemical Mechanical Planarization の略で、研磨パッド（ポリウレタンの円盤）の上にスラリー（粒径数十 nm の研磨粒子＋薬液）を流して、ウェーハを押し付けて滑らせる。ポイントは「化学反応で表面を少し柔らかくしてから機械的に削る」こと。SiO₂ ならスラリー中の水酸基が表面に Si-OH 層を作り、シリカ砥粒がそれを削り取る。純粋な機械研磨なら下地まで削れてしまうが、化学反応で柔らかい層だけが選択的に取れるから、結果として nm 級の平坦面が得られるんだ。

🙋

なるほど…。除去率は左の Preston 式で出るんですよね？でも RR = K_p·P·v って単純すぎませんか？スラリー流量とかパッドのタイプとか、もっと変数がありそうですけど。

🎓

いい指摘だ。Preston 式は 1927 年に F. Preston がガラス研磨について発表した経験式で、確かに圧力 P と相対速度 v だけで除去率を予測する超シンプルなモデル。実際にはスラリー流量・砥粒濃度・パッド剛性・温度・ウェーハ反り…全部が効く。でも実務で何が起きているかというと、それらすべての影響を K_p という 1 つの定数に押し込んで、まず P と v の支配的な傾向を捉える。これが Preston 式が 100 年経っても現役な理由なんだ。新しい材料・スラリーを評価するときも「まず K_p を実験で決める」が出発点になる。

🙋

材料を Cu や W に切り替えると、同じ K_p でも除去率が全然違って表示されますね。これは何の補正ですか？

🎓

「材料×スラリー相性」の係数 k だ。たとえば SiO₂ にセリア（CeO₂）砥粒を使うと、Ce⁴⁺ が Si-O-Si 結合を直接切断する化学反応が起きて、シリカ砥粒の 3 倍の除去率が出る——これは Shallow Trench Isolation の CMP で使われている。Cu はそもそも酸化されないと削れないので、過酸化水素入りのアルミナスラリーが標準。W はもっと反応性が低くて、強い酸化剤（ヨウ素酸塩など）＋アルミナの組み合わせ。逆に Low-k 膜は機械的に弱いので、どの砥粒でもごく低圧でゆっくり削るしかない。本ツールの k マトリクスはこの「業界常識」をかなり粗く近似したものだ。

🙋

WIWNU は「ウェーハ内不均一性」ですよね？相対速度を 1.5 m/s より上げると数字が悪化していくのはなぜですか？

🎓

パッドの追従性が落ちるからだ。高速だとスラリーがパッド表面で十分に再分配される時間がなく、特にウェーハ外周（線速度がさらに大きい場所）が削れすぎる。300 mm ウェーハで端まで含めて WIWNU 3% を切るのが先端ノードの要求で、これを実現するには (1) Pad conditioner で常時パッド表面を更新、(2) 多ゾーンのヘッド加圧（中心と外周で圧力を変える）、(3) End-Point Detection（光学やモータートルクで終点検出）の合わせ技が必要になる。Applied Materials の Reflexion、Ebara の F-REX、Lam Research の SP100 が代表的な装置だ。

🙋

スループットとコストまで出るのが意外でした。実務ではどう使うんですか？

🎓

プロセス開発の初期段階で「目標除去量を時間内に達成しつつ、コスト・WIWNU が許容範囲か」をざっくり試算するのに使う。CMP は半導体プロセスの中でも消耗品コストが大きい工程で、スラリー＋パッドだけで 1 ウェーハあたり 5〜10 ドル、装置償却を入れると 30〜50 ドルになる。だから「P と v を上げて時間を短縮」する vs 「WIWNU を維持」のトレードオフを設計者が早期に把握しておくのが大事なんだ。本ツールはあくまで概算だけど、Fab エンジニアが新スラリー評価の前段でモデル化する典型的なステップを再現している。

よくある質問

1927 年に F. Preston がガラス研磨について提案した経験式で、除去率 RR は研磨パッドのウェーハ表面に対する圧力 P と相対速度 v の積に比例するというものです。比例係数 K_p（Preston 定数）は被研磨材料・スラリー・パッドの組み合わせで決まり、SiO₂ + コロイダルシリカでは 1×10⁻¹³ m²/N 程度です。半導体 CMP では SI 単位（m/s, Pa）で計算した後 nm/min に換算するのが一般的で、本ツールはこの換算込みで除去率を表示します。

使えません。被研磨材料ごとに「化学的に反応しやすい砥粒」が決まっています。SiO₂（酸化膜）はセリア（CeO₂）と特異な化学反応を起こし、シリカの 3 倍以上の除去率が出ます。Cu 配線（ダマシン）は酸化剤入りのアルミナスラリーで化学的に酸化＋機械的に除去する Cu-CMP 専用液を使います。W プラグはアルミナ＋酸化剤、poly-Si はシリカが標準。Low-k は機械的に弱いのでどのスラリーでも遅く、低圧条件が必須です。本ツールは材料×スラリー組み合わせの補正係数を内蔵しています。

EUV 世代の先端ノード（3 nm / 2 nm）では WIWNU < 3% が要求基準で、量産工程では 2% を目標に管理します。28 nm 以上のレガシーノードでも 5% 程度が一般的な合格ラインです。WIWNU が悪化する主因は (1) 相対速度が大きすぎてパッドが追従できない、(2) パッドのコンディショニング不良、(3) スラリー供給ムラ、(4) ヘッドの加圧プロファイル不適切、の 4 つ。本ツールでは相対速度 1.5 m/s を超えると WIWNU 推定値が上昇するモデルにしています。

実験的に決めます。基板を一定の圧力 P・速度 v で一定時間研磨し、研磨前後の膜厚差を WDXRF や干渉計で測って RR を求め、K_p = RR / (P·v) を計算します。装置メーカーが提供するスラリー仕様書には代表値が記載されていますが、実機・実パッド・実スラリーの組み合わせでチューニングするのが普通です。本ツールでは 1e-15 から 1e-12 m²/N まで調整でき、SiO₂/silica の標準値 1×10⁻¹³ をデフォルトにしています。

実世界での応用

STI（Shallow Trench Isolation）の SiO₂ 平坦化：トランジスタ間を電気的に分離するための SiO₂ 埋め込み構造を、表面が完全に平らになるまで CMP で削る工程。28 nm 以降のロジック・メモリ全製品に必須で、ここでセリア系スラリーが SiO₂ に対して Si₃N₄ ストッパー層より遥かに速く削れる「高選択比 STI スラリー」が広く使われている。

Cu ダマシン配線の平坦化：SiO₂（または Low-k）に溝を掘り、Cu を埋め戻してから、配線パターンの上の余分な Cu と Ta バリアを CMP で削り落とす。0.13 μm 以降のすべてのロジック LSI のメタル層がこの方式で、過酸化水素 + アルミナ + キレート剤の Cu-CMP スラリーで Cu を選択的に削る。Dishing（広い配線部の凹み）と Erosion（密な配線部の研磨過多）のバランスがプロセスエンジニアの腕の見せどころ。

3D NAND / DRAM 周辺：3D NAND の 200 層超のメモリホール形成過程、DRAM のキャパシタ形成過程でも各層ごとに CMP が必要。1 枚のウェーハに 30 回以上 CMP をかけることも珍しくなく、スループット改善（処理時間短縮）が原価に直結する。

パワー半導体 SiC / GaN の研磨：SiC は Si の約 10 倍硬く、コロイダルシリカでの除去率はわずか 1 nm/min 程度。電解化学機械研磨（ECMP）や高温 CMP など特殊な手法が開発されている。本ツールはシリコン系プロセス向けの近似だが、K_p を 1e-15 程度まで下げれば SiC の挙動感を試せる。

よくある誤解と注意点

まず最も多い誤解が、「Preston 式は除去率を正確に予測する」と思い込むこと。Preston 式は経験式であり、実際の除去率には少なくとも以下の非線形効果が乗ります：(1) 低圧域では「化学反応律速」になり P の依存性が薄れる、(2) 高速域ではパッドとウェーハ間の流体潤滑膜（Hydroplaning）が発生して逆に除去率が落ちる、(3) パッドの寿命（コンディショニング）で K_p が時間変化する。本ツールはあくまで「P や v をいじったらどっち向きに動くか」を理解するための導入用モデルで、実機の K_p は必ず実験で決めてください。

次に、「圧力を上げれば速くなるから時間短縮できる」という早合点。確かに RR は P に比例しますが、高圧条件には副作用があります：(a) Cu や Al の Scratching（パターン上の引っかき傷）、(b) Low-k 膜の Delamination（剥離）、(c) パッド寿命の短縮、(d) ウェーハ内の応力増大によるダイス割れ。28 nm 以下のロジックでは 20 kPa 以下、Low-k 層では 10 kPa 以下が標準で、「とにかく低圧」が先端プロセスの大原則です。本ツールで P=100 kPa にすると WIWNU は計算上問題なく見えても、実機ではほぼ確実にデバイス不良が出ます。

最後に、「除去率さえ管理すれば膜厚は揃う」という誤解。膜厚均一性（WIWNU）は除去率の絶対値ではなく、ウェーハ面内での RR 分布で決まります。EPD（End-Point Detection）でストッパー層を検出して止めても、面内で先に終点が来た場所は研磨されすぎ、遅れた場所は残膜が出ます。Pad conditioner の溝設計、リテーナリングの圧力、スラリーノズルの位置——CMP の真の難しさは「平均除去率」ではなく「面内分布の管理」にあります。本ツールの WIWNU 推定はあくまで簡易モデルで、実機の WIWNU はもっと多くの要因に依存することを理解しておいてください。

半導体 CMP 化学機械研磨 — Preston 式と除去率

よくある質問

実世界での応用

よくある誤解と注意点

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実務での注意点