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半導体ニュースで「3nm の歩留が 80% を超えた」とか聞きますけど、そもそも歩留って何がどう「8割」なんですか？
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ざっくり言うと、1枚のウェーハから取れたチップのうち、検査をパスして出荷できる「良品」の割合のこと。たとえば 300mm ウェーハに 600 個のダイが取れて、そのうち 480 個が良品なら、歩留 Y = 480/600 = 80% だ。あとはこのウェーハの製造費を良品数で割ったものが「良品単価」になる。だから歩留が 50% か 80% かで、同じチップでもコストが 1.6 倍違ってくるんだ。
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なるほど…。じゃあその「良品か不良か」を分けてるのは何なんですか？やっぱり配線が切れてたりするんでしょうか？
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そう、配線のオープン・ショート、トランジスタの特性ズレ、絶縁不良…どれも原因は「欠陥 (defect)」だ。レジストに紛れたパーティクル、エッチングで残った副生成物、フォトリソの光子ショット雑音まで含めて、致命的な大きさのものが回路を1個でも壊すと、そのダイは不良になる。1cm² あたりに何個の致命欠陥があるかを D₀（欠陥密度）で表す。Poisson の式 Y = exp(-A·D) は「欠陥が均一にランダム分布する」と仮定して、ダイ面積 A が大きいほど指数関数的に歩留が落ちる、と教えてくれる。
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左の「歩留モデル」で Poisson から Murphy や Seeds に切り替えると、同じ条件でも歩留が変わるんですけど、どれが正しいんですか？
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いいところに気づいたね。実プロセスの欠陥は均一じゃなくて「ウェーハの端」「特定スキャナのチャック付近」「リソツールの特定ショット」など、集団 (cluster) で出る。だから Poisson は大型ダイで歩留を低く見積りすぎる傾向がある。Murphy はガンマ分布で集中度を補正したもの。Seeds (Negative Binomial) はクラスタリング係数 α で集中度を独立に調整できる。α=1.5～2 が現代プロセスの実測に最も近いと言われてる。Bose-Einstein は最も保守的で、確率論的に「最大限ばらついた」場合の下限値。
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「クリティカル層数」もスライダーにありますね。これを 30 から 70 にすると歩留がガクッと落ちる…層が多いほど不利なんですね。
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そう。EUV 3nm は実は 70～90 のクリティカル層を重ねていく。各層の歩留が 99% でも、0.99^70 ≒ 49% まで複合歩留が落ちる。だから単一層の歩留を 99.9% に押し上げる「装置の Cu(クリーンルーム清浄度)」「ペリクル」「インラインメトロロジー」競争が起きている。逆に成熟ノード (28nm など) はクリティカル層が 20 前後なので、欠陥密度がやや高くても 90%+ の歩留が出やすい。これが「成熟ノードのほうがマージンが厚い」と言われる理由だね。
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先端プロセスは大変なんですね…。じゃあ歩留を上げる現実的な手段って何があるんですか？
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大きく3つだ。①D を下げる：装置のメンテ・マスクの清浄度・ペリクル更新・スパッタチャンバーのコンディショニング。②A を下げる：チップを分割してチップレットにする (AMD Ryzen や Apple M Ultra)。③クラスタを潰す：KLA や Applied の欠陥マップを AI 解析して「死にスポット」を特定し、装置のメンテ周期を最適化する。Tesla H100 のような巨大 GPU は ①+③ を徹底、Apple や AMD は ② を採用しているわけだ。
もっとも基本的なのが Poisson モデル Y = exp(-A·D) です。A はダイ面積 (cm²)、D は欠陥密度 (個/cm²)。ダイが大きくなるほど、または欠陥が多いほど指数関数的に歩留が落ちます。実プロセスでは欠陥が均一に分布せず集団 (cluster) を作るため、Murphy [(1-exp(-AD))/(AD)]² や Seeds (1+AD/α)^(-α) でクラスタリングを補正します。本ツールでは Poisson / Murphy / Seeds / Bose-Einstein の4モデルを切り替え、A·D・歩留 Y・ダイ数・良品単価を比較できます。
設計ルール (CD) が小さくなるほど、許容できる欠陥サイズも CD/3 ～ CD 程度まで縮みます。3nm ノードでは 1nm 級の異物・パーティクル・ライン端のラフネス (LER) が致命欠陥として検出され、レジストの光子ショット雑音などストキャスティック欠陥 (Stochastic Defects) が支配的になります。さらにクリティカル層数が 70 層を超えるため、各層 99% でも 0.99^70≒49% まで複合歩留が落ちます。TSMC N3 が量産歩留 80% に到達するまで2年以上を要した理由がここにあります。
Murphy はガンマ分布で欠陥密度のばらつきを仮定したもので、A·D が大きい大型 SoC・GPU・FPGA で Poisson より現実的な値を返します。Negative Binomial (Seeds) は α (クラスタリング係数) を独立にチューニングでき、α が小さいほど欠陥集中度が高くなります。実プロセスでは Inline Inspection (KLA など) の欠陥マップから α をフィッティングし、Murphy より幅広い条件で使えます。本ツールでも α を 0.5～5 で動かして、同じ A·D でも歩留がどう変わるか確認できます。
ウェーハ面積 (π·(D/2)²) にユーティライゼーション 85% を掛けてダイ面積で割り、整数化して「ダイ数」とします。これに歩留 Y を掛けたものが良品ダイ数です。良品単価はウェーハ単価 ÷ 良品ダイ数で、EUV を含む 7nm 以下 (CD<10nm) では $13,000/枚、それ以上のノードでは $8,000/枚を仮定しています。実際の単価は装置償却・マスクコスト・歩留改善曲線で大きく変わるため、相対比較の目安として扱ってください。
ファウンドリの生産計画：TSMC・Samsung・Intel Foundry は新ノード立ち上げ時、Murphy/Seeds モデルで歩留改善曲線 (Yield Ramp Curve) を予測し、装置投資・マスクセット枚数・契約価格を決定します。N5→N3 の立ち上げでは、月産 10万枚目標に対して D₀ を半年で 0.5→0.1 /cm² に下げる計画が、装置メーカー (ASML EUV、Lam Etch、KLA Inspection) の発注台数を決めました。
チップレット設計の経済性比較：AMD Ryzen の CCD (Core Complex Die) は約 70mm²、Apple M2 Ultra は 800mm² のモノリシック構造。同じ D=0.1/cm² でも Poisson 歩留はそれぞれ 93% と 45% 程度。本ツールの「歩留 vs ダイサイズ」グラフで、チップレット化による良品単価の劇的な改善を可視化できます。Nvidia H100/B200 が CoWoS 統合に向かう理由もここにあります。
欠陥学解析と装置メンテ周期：KLA や Applied Materials の Wafer Inspection 装置は欠陥マップを取得し、Seeds モデルの α とパーティクルマップから「クリーニング前後でクラスタが消えたか」を判定します。本ツールで α=0.8 (集中) と α=3 (均一) の歩留差を見ると、装置コンディションが歩留にいかに直結するかが分かります。AI による Anomaly Detection 投資が増えている背景です。
新材料・新トランジスタの導入判断：GAA (Gate-All-Around) FET、Backside Power Delivery、High-NA EUV の導入では「初期歩留 30% → 量産歩留 75% まで何ヶ月か」が事業性を決めます。本ツールで CD を 3nm に固定し、D を 0.5 から 0.05 へ徐々に下げると Yield Ramp が体験できます。Intel 18A や Samsung 2GAP がここで競争しています。
まず最大の誤解が、「Poisson モデルだけで歩留を語る」こと。Poisson は欠陥が完全に均一ランダムに分布する理想を仮定するため、現実の半導体プロセス (ウェーハ端・スキャナ特定ショット・チャック起因) では大型ダイで歩留を低く見積りすぎます。逆に小型ダイでは Poisson と Murphy/Seeds でほぼ差がないため「どのモデルも同じ」と誤認しがちです。ダイサイズが 200mm² を超える GPU・SoC では必ず Murphy か Seeds で再計算し、Poisson との差をマージンとして織り込むのが定石です。
次に、「クリティカル層数を 1 とみなした単層モデルを多層プロセスに適用する」誤り。本ツールでは簡略化のため Y_die をそのまま使っていますが、現実のロジック量産では各層に独立した D₀ があり、複合歩留は ΠY_layer です。EUV 3nm の 80 層では、各層 99.5% でも 0.995^80 ≒ 67% にしかなりません。先端ノードで「装置1台のメンテをサボると即ライン全体の歩留が崩れる」と言われる根拠です。コスト試算には必ず Critical Layer Count を反映してください。
最後に、「良品単価が低い＝コスト競争力がある」という単純化。本ツールの良品単価試算はウェーハ単価のみを考慮しますが、実コストにはマスクセット ($30M for 3nm)、設計IP、装置償却 (EUV 1台 $200M)、テスト・パッケージ・歩留改善エンジニアの人件費が乗ります。同じ良品単価 $25 でも、初期歩留 30% のラインと熟成 80% のラインでは事業性 (利益率) が桁違いです。歩留改善曲線・量産期間・需要を合わせて TCO で評価しないと、シリコンウェーハ単価だけで判断するとミスリードになります。