TDR Analysis for PCB Signal Integrity Evaluation

Simply put, TDR is like "radar for circuit boards." It sends a fast step signal into a PCB trace and observes the strength and timing of reflections returning along the time axis. By looking at the reflection waveform, you can see impedance discontinuities from vias, parasitic capacitance of connectors, trace width variations, and reference plane (GND plane) voids—all of these appear as "steps" in the waveform.

Good question. VNA S-parameters are frequency domain data that show the characteristics of the "entire transmission line." TDR, on the other hand, is in the time domain, so you can intuitively see "where the problem is located." For example, with a TDR waveform, it's immediately obvious if there's an impedance spike at a via 30mm past a connector. In practice, we use both, but for pinpointing the spatial location of a problem, TDR is overwhelmingly convenient.

A TDR instrument generates a step function (with a rise time around 20-35ps). This step signal travels along the transmission line, and a portion reflects back from points where the impedance changes. The reflection coefficient $\rho$ is expressed by the following formula:

Here, $Z_0$ is the system's reference impedance (typically 50 $\Omega$), and $Z_L$ is the impedance at the discontinuity point. If $\rho > 0$, the impedance has increased (inductive discontinuity); if $\rho < 0$, the impedance has decreased (capacitive discontinuity).

Exactly. By reading the reflection coefficient $\rho(t)$ at time $t$ from the TDR waveform, the impedance at that location is:

Plotting this along the time axis gives you the impedance profile. SI engineers look at this profile to judge things like "this part deviates from 50 $\Omega$," "there's a jump to 55 $\Omega$ at the via," or "it drops to 45 $\Omega$ at the connector." For DDR5 memory trace design, a common specification is to keep it within $\pm 5\%$ (47.5 to 52.5 $\Omega$).

The conversion between time and location is simple. Since the signal travels round-trip on the transmission line, the spatial distance corresponding to a time difference $\Delta t$ is:

Here, $v_p$ is the signal propagation speed in the transmission line. For an FR-4 substrate ($\varepsilon_r \approx 4.0$), $v_p \approx 1.5 \times 10^8$ m/s (about half the speed of light). The TDR instrument's rise time $t_r$ determines the spatial resolution:

For example, if $t_r = 20$ ps, then $\Delta x_{\min} \approx 1.5$ mm. This means discontinuities shorter than 1.5mm cannot be resolved separately. For high-speed designs like DDR5 or PCIe Gen5/6, TDR instruments with rise times below 20ps become essential.

These four are common in the field:

Exactly. If $\rho > 0$ (waveform jumps up), the impedance increased = inductive discontinuity. If $\rho < 0$ (drops down), the impedance decreased = capacitive discontinuity. Keeping this in mind will dramatically speed up your ability to interpret TDR waveforms.

Absolutely. Overlaying measured TDR and simulated TDR to validate the FEM model's accuracy—this is a basic workflow for SI engineers. There are two main methods for obtaining simulation TDR:

• Direct Method (Time Domain): Input a step signal using FDTD or FIT and directly observe the reflected wave. CST Studio Suite excels at this.
• Indirect Method (Frequency → Time Conversion): Calculate S-parameters ($S_{11}$) via frequency sweep using FEM, then convert to TDR waveform using Inverse FFT (IFFT). Standard in HFSS/SIwave.

The indirect method is more common in practice because frequency domain analysis has lighter mesh requirements and can leverage existing S-parameter data.

If you have $S_{11}(f)$ data, convert it using these steps:

1. Multiply $S_{11}(f)$ by the step function spectrum $V_{\text{step}}(f) = 1/(j2\pi f)$
2. Apply Inverse FFT (IFFT) to obtain the time-domain reflection waveform $v_{\text{refl}}(t)$
3. Add the reflected wave to the incident step to form the TDR voltage waveform: $V_{\text{TDR}}(t) = V_0 + v_{\text{refl}}(t)$
4. Convert to impedance: $Z(t) = Z_0 \cdot V_{\text{TDR}}(t) / (2V_0 - V_{\text{TDR}}(t))$

The upper frequency limit determines the bandwidth, and the lower limit determines the TDR waveform's time length. For example, if $f_{\max} = 20$ GHz, the effective rise time is about $0.35/f_{\max} \approx 17.5$ ps.

Choosing the right tool for the job is crucial. Transmission line modeling has three tiers:

In practice, a hybrid approach is mainstream: "Extract RLGC for trace sections using 2D cross-section analysis → use 3D full-wave only for vias and connectors → connect everything in a circuit simulator to synthesize the TDR waveform." Doing everything in 3D is often a waste of computational resources.

Full-wave analysis (FEM/FDTD/MoM) solves Maxwell's equations directly, so theoretically it's the most accurate. However, result quality depends on mesh quality, port settings, and material parameter accuracy. On the other hand, circuit model extraction condenses full-wave results into an RLC equivalent circuit. The benefits are:

• Fast transient analysis is possible in SPICE-type circuit simulators (HSpice, ADS)
• Can combine with driver/receiver IBIS models for system-level TDR/eye pattern evaluation
• Parametric studies (changing trace length, adjusting termination resistors, etc.) are dramatically faster

A key point is that circuit models are "only valid within the frequency range of the original full-wave analysis." Using an equivalent circuit created from analysis up to 20 GHz for a 56 Gbaud NRZ design is risky.

Here's what you need for TDR measurement:

Ideally, calibrate up to the DUT's entrance, i.e., the tip of the SMA connector. This is called "connector tip calibration." Insufficient calibration mixes the connector's own impedance variations with the DUT's characteristics. This is precisely why SMA pads are placed on boards for mass production evaluation—if you use a freehand probe method, the ground lead inductance creates extra steps in the waveform, making it impossible to judge whether it's the actual impedance variation or the probe's influence.

"Overlaying" is the first step. The procedure for correlation (verifying the relationship between model and measurement) is as follows:

1. Acquire Measured TDR Waveform—Record the impedance profile using a calibrated measurement system.
2. Acquire Simulated TDR Waveform—Calculate S-parameters from the 3D model of the same DUT and convert to TDR using IFFT.
3. Align Time Axis—Align the measurement plane (reference plane). Adjust delay so electrical lengths match.
4. Overlay Waveforms and Evaluate Difference—Check if the absolute impedance difference is within $\pm 2.5\,\Omega$ ($\pm 5\%$ for a 50 $\Omega$ system).
5. Adjust Parameters for Mismatched Areas—The main adjustment parameters are these three:

Yes, a correlated model can be treated as a "Validated Model." You can then evaluate design changes for the next-generation product—like increasing the number of vias or changing trace layers—using simulation alone. This dramatically shortens the design cycle because you no longer need to build a prototype and measure it every time. This is the practical form of V&V (Verification & Validation) in SI.

Time gating is a technique to "extract only a specific time window" from a TDR waveform. For example, when you take a TDR measurement along a path like connector → trace → via → trace → connector, there are times you want to see only the characteristics of the trace and via, removing the connector reflections. By setting a time window (gate) to mask the connector parts, you can extract only the impedance of the DUT (Device Under Test) itself.

They are similar but strictly different.

直接法（LU分解、Cholesky分解）または反復法（CG法、GMRES法）により連立方程式を解く。大規模問題では前処理付き反復法が効果的なんだ。

Ansoft Corporationが開発した3D高周波電磁界シミュレータ。2008年にAnsysがAnsoftを買収。

現在の所属: Ansys Inc.

Computer Simulation Technology (ドイツ) が開発。2016年にDassault Systèmesが買収しSIMULIAに統合。

現在の所属: Dassault Systèmes SIMULIA

1986年スウェーデンで設立。MATLAB連携のFEMLABとして開始、後にCOMSOLに改名。マルチフィジックスに強み。

現在の所属: COMSOL AB

異なるソルバー間でモデルを変換する際は、要素タイプの対応関係、材料モデルの互換性、荷重・境界条件の表現差異に注意が必要になるんだ。特に高次要素や特殊要素（コヒーシブ要素、ユーザー定義要素等）はソルバー間で直接変換できない場合が多い。

メッシュ収束性の確認、境界条件の妥当性検証、材料パラメータの感度分析がすごく大事なんだ。

• メッシュ依存性の検証: 少なくとも3水準のメッシュ密度で収束性を確認
• 境界条件の妥当性: 物理的に意味のある拘束条件の設定
• 結果の検証: 理論解、実験データ、既知ベンチマーク問題との比較

うん、いい調子だよ！ 実際に手を動かしてみることが一番の勉強だからね。分からないことがあったらいつでも聞いてくれ。

形状関数 $N_i$ を用いて未知量を近似:

これを数式で表すとこうなるよ。

これを数式で表すとこうなるよ。

連続体の支配方程式を離散化すると、以下の代数方程式系が得られる:

ここで $[K]$ は全体剛性マトリクス（または同等のシステムマトリクス）、$\{u\}$ は未知節点変数ベクトル、$\{F\}$ は外力ベクトルなんだ。

• 完全積分: 全ての項を正確に積分。剛性過大評価の傾向（ロッキング）
• 低減積分: 積分点数を削減。計算効率向上だが、アワーグラスモード発生のリスク
• 選択的低減積分 (B-bar法): 体積項と偏差項を分離して積分。ロッキング回避

• h-refinement: メッシュを細分化（要素サイズ h を小さく）して精度向上
• p-refinement: 要素の多項式次数を上げて精度向上
• hp-refinement: h と p を同時に最適化

収束速度: 二次要素で $O(h^2)$ のオーダーで誤差が減少（滑らかな解の場合）

TDR解析（SI応用）の実務的な解析フローと注意点を解説する。

1. 前処理 (Pre-processing)

• CADデータのインポートと形状簡略化
• 材料特性の定義
• メッシュ生成（要素タイプ・サイズの決定）
• 境界条件と荷重条件の設定

2. 求解 (Solving)

• ソルバー設定（解法、収束基準、出力制御）
• ジョブ投入と計算実行
• 収束モニタリング

3. 後処理 (Post-processing)

• 結果の可視化（変位、応力、その他の物理量）
• 結果の検証と妥当性確認
• レポート作成

• 応力集中部: 最低3層以上の要素を配置
• 応力勾配の大きい領域: 要素サイズを周囲の1/3〜1/5に
• 荷重印加点近傍: 局所細分化
• 遠方領域: 粗いメッシュで計算効率を確保

• 過拘束に注意: 剛体移動の拘束は6自由度のみ
• 対称条件の活用: 計算規模の削減
• 荷重の等価分配: 集中荷重 vs. 分布荷重の選択

Ansoft Corporationが開発した3D高周波電磁界シミュレータ。2008年にAnsysがAnsoftを買収。

現在の所属: Ansys Inc.

Computer Simulation Technology (ドイツ) が開発。2016年にDassault Systèmesが買収しSIMULIAに統合。

現在の所属: Dassault Systèmes SIMULIA

• メッシュ収束性を3水準以上で確認したか
• 力の釣り合い（反力合計）を検証したか
• 結果が物理的に妥当な範囲か確認したか
• 既知の理論解またはベンチマーク問題と比較したか

うん、いい調子だよ！ 実際に手を動かしてみることが一番の勉強だからね。分からないことがあったらいつでも聞いてくれ。

TDR解析（SI応用）に対応する主要な商用CAEツールの機能比較と、各製品の歴史的背景を詳述する。

Ansoft Corporationが開発した3D高周波電磁界シミュレータ。2008年にAnsysがAnsoftを買収。

現在の所属: Ansys Inc.

Computer Simulation Technology (ドイツ) が開発。2016年にDassault Systèmesが買収しSIMULIAに統合。

現在の所属: Dassault Systèmes SIMULIA

1986年スウェーデンで設立。MATLAB連携のFEMLABとして開始、後にCOMSOLに改名。マルチフィジックスに強み。

現在の所属: COMSOL AB

• 要素タイプの非互換: ソルバー固有要素は中立フォーマットで表現不可
• 材料モデルの差異: 同名でも内部実装が異なる場合がある
• 境界条件の再定義: 多くの場合、手動での再設定が必要
• 結果データの比較: 出力変数の定義（節点値 vs. 要素値、積分点値）に差異

TDR解析（SI応用）のツール選定においては以下を考慮:

• 解析規模: 数万〜数億DOFへのスケーラビリティ
• 物理モデル: 必要な構成則・要素タイプの対応状況
• ワークフロー: CADとの連携、自動化の容易さ
• コスト: 初期投資 + 年間保守 + 教育コスト
• サポート: 技術サポートの質とレスポンス

うん、いい調子だよ！ 実際に手を動かしてみることが一番の勉強だからね。分からないことがあったらいつでも聞いてくれ。

TDR解析（SI応用）における最新の研究動向と先進的手法を見ていこう。

• 等幾何解析 (IGA): NURBS基底関数を直接使用し、CAD-CAE間のシームレスな連携を実現
• 粒子法 (SPH, MPM): メッシュフリー手法による大変形・破壊の追跡
• 位相場法 (Phase-Field): 界面の暗示的表現による複雑な界面追跡
• 機械学習支援: サロゲートモデル、物理インフォームドニューラルネットワーク (PINN)

症状: ソルバーが指定反復回数内に収束せず異常終了

考えられる原因:

• メッシュ品質の不足（過度に歪んだ要素）
• 材料パラメータの不適切な設定
• 不適切な初期条件
• 非線形性が強すぎる（荷重ステップの不足）

対策:

• メッシュ品質チェックを実施（アスペクト比、ヤコビアン）
• 材料パラメータの単位系を確認
• 荷重を複数ステップに分割（サブステップ数の増加）
• 収束判定基準の緩和（ただし精度に注意）

症状: 応力/変位/温度等が物理的に非現実的な値

考えられる原因:

• 境界条件の誤設定
• 単位系の混在（SI単位と工学単位の混同）
• 不適切な要素タイプの選択
• 応力特異点の存在

対策:

• 反力の合計を確認（力の釣り合い）
• 単位系の一貫性を確認
• 要素タイプの適切性を再検討
• 特異点除去またはサブモデリング

症状: 計算が想定時間の何倍もかかる

対策:

• メッシュの粗密分布の最適化
• 対称性の活用（1/2, 1/4モデル）
• ソルバー設定の最適化（反復法、前処理の選択）
• 並列計算の活用

症状: Out of Memory エラー

対策:

• アウトオブコア解法の使用
• メッシュ規模の削減
• 64bit版ソルバーの使用確認
• メモリ割り当ての増加

• FATAL 2012: 特異剛性マトリクス → 拘束条件の見直し
• USER WARNING 5291: 要素品質不良 → メッシュ修正
• SYSTEM FATAL 3008: メモリ不足 → MEM設定の調整

• Excessive distortion: 要素の過大変形 → NLGEOM確認、メッシュ改善
• Zero pivot: 拘束不足 → 境界条件追加
• Time increment too small: 収束失敗 → ステップ設定見直し